JPH05236034A - ディジタルセリュラ電話システム用変調器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、組合せることができるディ
ジタル回路の動作に妥協を要求しない構造の変調器／復
調器を提供することによって、従来の時分割多重アクセ
ス（ＴＤＭＡ）法を使用するディジタルセリュラ電話シ
ステムにおける諸問題を解消することにある。 【構成】 特にディジタルセリュラ電話システム用変調
器であって、同一回路を使用して変調機能とチャネルコ
ーダ／デコーダタスクを遂行するプログラム可能な周辺
プロセッサ（２５）を具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＧＳＭ方法のよ
うな時分割多重アクセス（ＴＤＭＡ）方法を使用するデ
ィジタルセリュラ（cellular）電話システムに関する。

【０００２】

【従来の技術】これらのシステにおいては、ベースバン
ドを処理するために３つの主機能を遂行しなければなら
ない。即ち、１． 音声コーディング／デコーディン
グ、２． チャネルコーディング／デコーディング（Ｃ
ＲＣ／パリティコーディング、重畳（コンボリューショ
ン）コーディング、インタレーシング、デインタレーシ
ング、ビタビデコーディング、パリティ検査／ＣＲ
Ｃ）、３． 変調器／復調器、モデム。である。

【０００３】現在はこれらの機能を３つの分離した機能
ユニットで実現している。時分割多重アクセス（ＴＤＭ
Ａ）方法の故に、これらのユニットの若干の動作時間比
は極めて低い。例えば、タスクを分割することができな
い要素である変調器は、一定の時間の間作動せしめられ
る専用オペレータで実現されている。

【０００４】ＧＳＭシステムでは、この比の最大値は、
変調器に関しては１２．５％であるが、総合では０．２
％以下である。現在の実例では、このオペレータに必要
な回路資源を、不活動期間中に他のタスクを遂行させる
ために再使用することはできない。このディジタル変調
器オペレータは、通常は変換器に接近した線形部分内に
実現されており、ディジタル／線形混合技術を必要とす
るが、これがディジタル部分に不利をもたらしている。

【０００５】

【発明の概要】本発明は、組合わせることができるディ
ジタル回路の動作に妥協を要求しない構造の変調器／復
調器を提供することによって、上述の欠陥を解消する。
従って本発明の主題はディジタル変調器であって、この
ディジタル変調器は、同一回路を使用して変調機能とチ
ャネルコーダ／デコーダタスクを遂行するプログラム可
能な周辺プロセッサ（２５）を具備することを特徴とす
る。

【０００６】このような配列を使用することにより回路
資源の利用度を最適にすることが可能になり、この事実
によって、対応集積回路の構造におけるシリコンフィー
チュアリングの効率を改善する。以下に添付図面に基づ
いて本発明の実施例を詳細に説明する。

【０００７】

【実施例】図１に示す時分割多重アクセス型の端末は、
ベコーダ（ vecoder）１を備えている。ベコーダ１は１
つの入力にオーディオ信号を受け、出力３に出力信号と
してオーディオ信号を供給する。ベコーダ１は、例えば
ＧＳＭ型のＲＰＥ−ＬＴＰ １３ＫＢＴ／Ｓのものであ
る。

【０００８】ベコーダ１は、コーダ／デコーダ４に接続
されている。コーダ／デコーダ４の出力は変調器５に接
続され、変調器５はその出力にＩ及びＱ信号を供給して
これらの信号を線形回路へ印加する。コーダ／デコーダ
４の一方の入力は復調器６に接続されている。復調器６
の入力は、線形回路から発したＩ及びＱ信号を受けてい
る。

【０００９】コーダ／デコーダ４は、例えば重畳コーデ
ィング及びビタビデコーディングを用いるビット操作コ
ーダである。変調器５はＲＯＭをベースにしており、一
方復調器６は複素型ショートワードプロセッサを具備す
る。回路１、４及び６は制御回路７に接続され、制御回
路７は外部装置への通信出力を備えている。

【００１０】図２に詳細に示されている変調器５は３段
シフトレジスタ８を備え、このシフトレジスタ８の入力
はコーダ／デコーダ４（図１）からの２進データを受
け、出力は位相φ状態カウンタ９に接続されている。４
進カウンタ１０はサンプリングクロックからの入力信号
を受ける。シフトレジスタ８は第２の出力に３ビット信
号を供給する。

【００１１】φ状態カウンタ９は、その出力に２ビット
信号を供給する。４進カウンタ１０は、その出力に２ビ
ット信号を供給する。上記３つの回路の３ビット及び２
ビット出力は、７ビットデコーダ１１の対応入力に接続
されている。デコーダ１１の出力は符号化された波形メ
モリ１２に接続されている。波形メモリ１２はＩ符号化
された１２８語ＲＯＭ１３と、ＱＩ符号化された１２８
語ＲＯＭ１４とに分割されている。

【００１２】ＲＯＭ１３及び１４の出力は、バス制御回
路１５に接続されている。バス制御回路１５の出力は、
４進カウンタ１０に印加されるサンプリングクロック信
号によって制御されているＱ及びＩ信号用ディジタル・
アナログ変換器１６及び１７に接続されている。変換器
１６からのＱ信号のアナログ出力は線形位相フィルタ１
８の入力に印加され、一方変換器１７の出力は別の線形
位相フィルタ１９の入力に印加される。

【００１３】フィルタ１８、１９の出力はそれぞれ乗算
器２０及び２１に接続されている。乗算器２０及び２１
は、信号 sin〔ωｏｔ〕及び cos〔ωｏｔ〕をも受け、
それらの出力にＱ及びＩ信号を供給する。本発明による
復調器の周辺プロセッサは図３にブロック図で示されて
いる。復調器は周辺プロセッサ２５を備え、周辺プロセ
ッサ２５は、プログラムを記憶しているＲＯＭ２６にア
ドレスバス２７及びプログラムバス２８を介して適切に
接続されている。

【００１４】ＲＯＭ２６内に記憶されているプログラム
は、変調コード及びコーダコード（チャネル復調器）を
含む。プロセッサ２５は、２ポートＲＡＭ／ＲＯＭであ
る区分化メモリ３０によって、例えばＤＳＰまたはマイ
クロコントローラ型の主プロセッサ２９に接続されてい
る。

【００１５】更にプロセッサ２５は、試験及び調整線３
１及び割り込み線３２を介して主プロセッサ２９に接続
されている。プロセッサ２５は、本願出願人による 199
1 年 6月27日付フランス国特許出願91 07 985 号「命令
の集合を少ない演算数で実行するプロトコルプロセッ
サ」に記載されている型のプロトコルプロセッサとする
と有利である。

【００１６】メモリ３０によるプロセッサ２５と２９と
の間の接続は、それぞれアドレスバス３３、３４及びデ
ータバス３５、３６によって達成される。区分化メモリ
３０は、変調すべきローカル変数並びに記号を含む。ま
た区分化メモリ３０はそのＲＯＭ部分に、変調器の基本
構成を記憶する表をも含む。周辺プロセッサ２５は、変
調されたサンプル（Ｉ、Ｑ）の出力（これらは周辺プロ
セッサのよって計数される）のためのレジスタを含む回
路ブロック３７にも接続されている。

【００１７】サンプルは、割り込み線３２によって固定
される速度で供給される。組立体のアーキテクチャは、
変調器を使用するための割り込み待ち時間（２サイク
ル）及びシステム時間（２サイクル）をできる限り短縮
するために最適化されている。以下の表Ｉは擬似コード
における変調プロセスを示す。

【００１８】表Ｉ 変調器用主・副プログラム。 ループ回数＝SAM.N-A-TX; 送信される複数の記号からル
ープ回数開始。 ループ回数＝０になるまで繰り返し 新記号を取り出し SYMBを１瞬間左シフト；遅延線をシフト（遅延線は３ S
YMB ） 遅延線 SYMB 内に新線を導入； もし（新記号＝０）ならば 状態＝状態＋３２ そうでなければ 状態＝状態＋９６ もし終り 状態＝状態〔９６〕；状態をモジュロ９６でインクリメ
ントさせる Ｘ＝状態／SYMB連結；連結は２回左シフトさせた３有用
ビット（２最上位ビットが状態、３最下位ビットが SYM
B ）である Ｘ＝Ｘ＋＃TABCOS；Ｘは送信されるサンプルバッファ
（４サンプル）の表内のアドレスを含む 現ボーが送信されるまで待機：２最下位ビットＢが０ま
で待機 Ｂ＝Ｘ；送信されるバッファのアドレスは新 ループ回数＝ループ回数−１ DOループ終り 変調器のためのサブプログラム割り込み Ｂによってアドレスされたサンプルを外部レジスタへ出
力 Ｂレジスタをインクリメント 復帰、割り込みから戻る。

【００１９】〔 MAIN SUB-PROGRAM FOR THE MODULATO
R. LOOP COUNT=SAM.N-A-TX ; init. LOOP COUNT with a number of symbol to be transmitted. REPEAT UNTIL LOOP COUNT = 0 TAKE NEW SYMBOL Left shift the SYMB 1 instant ; shift delay line
( delayline is 3 symbols ) Include new line in delay line SYMB; IF ( new symbol = 0 ) THEN STATE + 32 ELSE STATE + 96 ENDIF STATE = STATE 〔96〕; state is incremented with mo
dulo 96 X = STATE/SYMB concatenation ; concatenation is of
3 useful bits ( the 2 most significant bits of the
state, 3 least significant bits of the SYMB ) left shifte
d twice X = X + #TABCOS ; X contains the address in the ta
ble forthe sample buffer to be transmitted ( 4 sam
ples ) WAIT UNTIL THE CURRENT BAUD IS TRANSMITTED : wait until the two least significant bits B are ze
ro B = X ; the address for the buffer to be transmitt
ed is new LOOP COUNT = LOOP COUNT - 1 END DO LOOP INTERRUPT SUB-PROGRAM FOR THE MODULATOR OUTUPUT SAMPLE ADDRESSED BY B TO EXTERNAL REGISTER
; INCREMENT B REGISTER RETURN , return from the interrupt. 〕 表IIは周辺プロセッサ内の対応ソフトウエアコードの一
部分を示す。

【００２０】 表II SYMB TX MOVE #4.h,NZ ;もし記号が１ならばＡ．ｈ＝４ （そうでなければＡ．ｈ＝０） 〔if symol is 1 then A.h = 4 (else A.h = 0) 〕 ; Ａ．Ｉ内の先行記号を入手 〔obtain preceding symbol in A.I ;新記号を保管 〔save new symbol 〕 ;微分コーディングを遂行 〔carry out the differential coding 〕 MOVE SYMBX ;遅延線をシフト 〔shift delay line〕 SLL X OR A.h, X.L ;遅延線内に新記号を導入 〔include new symbol in delay line 〕 AND #28, X ;３ビットを保持 〔keep 3 bits 〕 MOVE X, SYMB ;記号遅延線を保管 〔save symbol delay line〕 MOVE #32, A.H ;省略値は＋PI/2である 〔the default is + PI/2 〕 AND #4, X.L ; MOVE #96, A.H, NZ ;そうでなければそれは−PI/2 である 〔else it is - PI/2 〕 ADD STATE, A.H ; AND #96, A.H ;新状態の値を計算 〔calculate the value of the new state〕 MOVE A.H., STATE ;新状態値を保管 〔save new state value〕 ADD A,H, X.L. ;シフトを表に追加 〔add shift to the table〕 ADD #TABCOS, X ;新sin, cos表アドレスを計算 〔calculate new sin, cos table address〕 WAIT FOR BD PAUSE AND #3, B.L BNZ WAIT FOR BD ;新ボーを待機 〔wait for new baud 〕 MOVE X,B ;Ｂは（cos, sin) 表のアドレス を含む 〔B contains the address of the (cos, sin)table〕 ;第１要素 〔first element 〕 RTS ( Redturn To Sub=routine ) ;SYMBTXから 〔from SYMBTX 〕 * * * * * * * * * * * * * * * * * * * 割り込みサブプログラムの送信〔TRANSMISSION INTERRUPT SUB-PROGRAM〕* * この割り込みは複素サンプルを送信 * * 〔This interrupt transmits a complex sanple 〕 * * それは 1048 kHz = (922.5 ns) で行われる * * 〔It takes place at 1048 kHz = (922.5 ns)〕 * * ( 271 kHz のボーレートで４サンプル／ボー * * 〔( 4 samples/baud at baud rate of 271 kHz )〕 * * (922.5 ns は 24 サイクルに対応） * * 〔(922.5 ns corresponds to 24 cycles）〕 * * Ｂ，ＰＯＯレジスタを使用／変造 * * 〔Uses/corrupts the B,POO register〕 * * * * * * * * * * * * * * * * * * * TX INT (B)＋, POO ;POOは複素（Ｉ，Ｑ）サンプル値 〔POO is a complex (I,Q) sample value ｝ RTI ; 割り込み実行は４サイクル 〔interrupt execution is 4 cycles.〕 図４にＮ状態重畳回路の変形を示す。

【００２１】この回路は、Ｎ回の畳み込みを巡回的に行
う。重畳回路は、Ｎ多項式Ｇⁱ を積み重ねるようになっ
ているＮレベルレジスタスタック４０を具備する。レジ
スタスタック４０には、コーディングサイクル内の位置
と、結果Ｇⁱ またはＩの転送とを制御するスタックポイ
ンタ４１が付加されている。

【００２２】Ｎ結果Ｇⁱ またはＩは、Ｎビット出力レジ
スタ４２内へ順次に転送される。スタック４０の出力
は、Ｄ_n ×ｄ_n 回路４３及びＸＯＲ回路４４によって出
力レジスタに接続されている。最後に、Ｄレジスタ４５
はＤ_n ×ｄ_n 回路４３に接続されている。レジスタ４５
の一方の入力はデータ入力であり、他方の入力は信号Ｒ
_g Ｃ_k を受けている。

【００２３】ＧＳＭＫ変調は、位相遷移がガウス形フィ
ルタによって平滑されているＭＳＫ型の定包絡線変調で
ある。αを送信されるシーケンスとする。 α＝・・・α_n-2 ，α_n-1 ，α_n ，α_n+1 ，α_n+2 ，・・・ 送られる信号は次の形状である。

【００２４】 ｓ（ｔ，α）＝（２Ｅ）^1/2 ／Ｔ cos〔２πfot ＋φ（ｔ，α）＋φｏ〕 ２Ｅ／Ｔは、送られる記号当たりのエネルギを表す。メ
ッセージは位相情報φ（ｔ，α）内に含まれる。φｏは
任意位相である。ＧＳＭの場合、αｉは全て同一の出現
の確率を有し、２レベルアルファベットによって記述さ
れる。

【００２５】濾波の場合のように、変調原理の定義によ
って、シーケンスαは事前変調フィルタに渡される。ｇ
（ｔ）をフィルタのパルス応答とする。φ（ｔ，α）に
おける最大位相偏位はΔφ_max ＝（Ｍ−１）ｈπによっ
て正規化される。但し、Ｍ＝２（２値アファベット ＋
１，−１）、ｈ＝変調指数である。即ち、 φ（ｔ，α）＝２πｈΣ⁺∞_i=-∞αｉｑ（ｔ−ｉＴ） ここに、ｑ（ｔ）＝∫^T _-∞ｇ（ｔ）ｄ（ｒ） ＧＳＭ仕様によればｇ（ｔ）はガウス関数であり、その
典型的な偏差は積ＢＴによって正規化される。ここに、
Ｂは等価フィルタの幅（３ｄｂにおける）であり、Ｔは
記号の持続時間である。

【００２６】ｇ（ｔ）が時間的に制限されていることか
ら、もしｔ＜０ならばｇ（ｔ）＝０であり、ｔ＞ＬＴの
場合には定数（但し、Ｌ＝相関記号の数の制限長であ
る）となるので、 φ（ｔ，α）＝２πｈΣⁿ _i=-∞αｉｑ（ｔ−ｉＴ） ＝２πｈΣⁿ _i=n-L+1 αｉｑ（ｔ-iＴ)+ｈπΣ^n-L _i=-∞αｉ Θ（ｔ，α） Θｎ ＜−−−−−−−−−−−−−−＞ ＜−−−−−−−−−−−＞ 但し、ｎＴ＜ｔ＜（ｎ＋）Ｔ ｎＴにおける記号の出現φ（ｔ，α）は以下のように定
義される。

【００２７】 Θ（ｔ，α）：ｎＴにおける（ｎ−１）の伝送を提供す
る相関状態ベクトルであって、可能な限り平滑されてい
る。 ２^L-1 の考え得る相関状態が存在する。 Θｎ ：位相状態Θｎ 変調器に関して送られる信号を以下に検討する。

【００２８】この信号は次の形状で表すことができる。 ｓ（ｔ，α）＝（２Ｅ／Ｔ）^1/2 ｛Ｉ_(t) cos( 2πfot)−Ｑ(t)sin( 2 πfot) ここに、Ｉ_(t) ＝ cos〔φ（ｔ，α）〕 Ｑ(t) ＝ sin〔φ（ｔ，α）〕 但し、 φ（ｔ，α）＝Θ（ｔ，α）＋Θｎ Ｉ(t) ＝ cos〔Θ（ｔ，α）〕・cos Θｎ−sin 〔Θ（ｔ，α）〕・sin Θｎ Ｑ(t) ＝ cos〔Θ（ｔ，α）〕・sin Θｎ−sin 〔Θ（ｔ，α）〕・ocs Θｎ Θ〔ｔ，α〕＝ 2πｈ〔Σⁿ _n-L+1 α_i q(ｔ−ｉＴ） ｑ（ｔ）は変調器フィルタのパルス応答であり、この応
答はＬ係数によってモデル化され、従ってΘ（ｔ，α）
は、 Ｌαｉのシーケンス フィルタのＬ係数 によって定義される。

【００２９】このフィルタの等価構造を図５に示す。こ
のフィルタは、フィルタの係数Ｑ１乃至ＱＬを含む列メ
モリ４６と、データシーケンスαｎ・・・αｎ−Ｌ＋１
を含む行メモリ４７とを具備し、これらのメモリは行線
４８及び列線４９によって接続されている。データ及び
係数は、線４８、４９の交点に配置されている乗算器５
０における乗算によって組合され、加算器５１において
合計される。加算器５１はその出力に信号Θ（ｔ，α）
を発生する。

【００３０】αｉ＝（＋１，−１）であることから、こ
れらの乗算は転送、または反転の何れかによって置換さ
れる。１つの変形によれば、係数の集合Ｑ_i によって重
み付けされた２^L の異なるシーケンスを有することが可
能である。これらの２^L の重み付けされたシーケンス
は、アドレスベクトルがαｉベクトルに等価なＲＯＭメ
モリ（図示してない）から入手することができる。

【００３１】サンプリングを遂行するためには、信号 c
os〔Θ（ｔ，α）〕及び sin〔Θ（ｔ，α）〕を生成す
る必要がある。最も簡単な方法は、 cos信号及び sin信
号を記憶させておくことである。記号当たり８乃至１６
サンプルが必要であり、各サンプルは８ビットにわたっ
て符号化されることが知られている。

【００３２】ＧＭＳＫ変調器を図６に示す。変調器は、
データαｉのための入力シフトレジスタ５５を含み、こ
のシフトレジスタはデータクロック信号Ｃｋによって制
御されている。シフトレジスタ５５の出力は、 cos〔Θ
（ｔ，α）〕の値を記憶しているＲＯＭ５６の入力と、
sin〔Θ（ｔ，α）〕の値を記憶しているＲＯＭ５７の
入力とに接続されている。各ＲＯＭは更に、サンプリン
グカウント回路５８の出力に接続されている。サンプリ
ングカウント回路５８はサンプリングクロック信号５９
によって制御される。

【００３３】ＲＯＭ５６の出力は第１の乗算器６０の一
方の入力に印加され、乗算器６０の他方の入力は sinΘ
ｎ｛＋１，０，−１｝信号発生器回路６１に接続されて
いる。発生器回路６１は、アップダウンカウンタ６２か
らの入力データによって制御される。ＲＯＭ５６の出力
は第２の乗算器６３の一方の入力にも印加され、乗算器
６３の他方の入力は cosΘｎ｛＋１，０，−１｝信号発
生器回路６４に接続されている。発生器回路６４も、ア
ップダウンカウンタ６２によって制御される。

【００３４】ＲＯＭ５７の出力は第３及び第４の乗算器
６５、６６の入力に接続され、これらの乗算器の他方の
入力はそれぞれ sinΘｎ信号発生器回路６１及び cosΘ
ｎ信号発生器回路６４に接続されている。第１の乗算器
６０の出力に現れる cosΘ・sin Θｎ信号は第１の加算
器６７に印加される。加算器６７の別の入力は、第４の
乗算器６６の出力に現れる sinΘ・ cosΘｎ信号を受け
ている。

【００３５】第２の乗算器６３からの cosΘ・cos Θｎ
出力信号は第２の加算器６８に印加される。加算器６８
の別の入力は第３の乗算器６５の出力に現れる sinΘ・
sinΘｎ信号を受けている。第１及び第２の加算器６
７、６８の出力は、それぞれディジタル・アナログ（Ｄ
／Ａ）変換器６９、７０の入力へ接続されている。これ
らの変換器は、それぞれのクロック入力７１、７２へ印
加されるクロック信号によって制御される。

【００３６】図６の変調器の動作は以下の通りである。
シーケンスαを記憶したシフトレジスタ５５の出力が復
号され、考え得る２^Lの異なるシーケンスに対応する２
^L のページアドレスが生成される。Ｌはコードの制限長
及びシフトレジスタ５５内に記憶されているビットの数
を表す。

【００３７】各記号は、８ビットにわたって符号化され
たｎサンプルによって符号化されている。語（ワード）
の合計数は（２^L ×η）×２である。cos 〔Θ（ｔ，
α）〕記憶用ＲＯＭ５６及び sin〔Θ（ｔ，α）〕記憶
用ＲＯＭ５７は、 cos〔Θ（ｔ，α）〕及び sin〔Θ
（ｔ，α）〕の考え得る２^L ×ηの値を含んでいる（こ
こに、Θ（ｔ，α）は位相の相関部分を表す）。位相状
態は２ビットカウンタ６２によって符号化される。

【００３８】２進記号“１”は＋１に対応し、“０”は
−１に対応する。カウンタ６２はデータクロック信号に
よってインクリメントまたはデクレメントされる。もし
αｉ＝１であればインクリメントされ、αｉ＝０であれ
ばデクレメントされる。カウンタ６２の出力に発生し得
る４つの状態はｎπ／２（２ｎ）に対応する。sin Θｎ
及び cosΘｎの表は値｛＋１，０，−１｝だけを含んで
いる。

【００３９】前述したように、４つの乗算器６０、６
３、６５、６６は、積、即ち cos〔Θ（ｔ，α）〕cos
Θｎ、 cos〔Θ（ｔ，α）〕sin Θｎ、 sin〔Θ（ｔ，
α）〕cos Θｎ及び sin〔Θ（ｔ，α）〕sin Θｎを発
生する。これらの乗算器の４つの出力は、加算器６７、
６８において２つずつ加算されてＩ及びＱ信号が形成さ
れ、次いでＤ／Ａ変換されてアナログＩ及びＱ経路が形
成される。

【００４０】以下の表III は、アップダウンカウンタ６
２の状態を示す。 表 III 状態 sin Θｎ cos Θｎ ０ ０ １ １ ＋１ ０ ２ ０ −１ ３ −１ ０ Ｄ／Ａ変換器を除く図６の変調器は２つの部分、即ち*
カウンタ（シフトレジスタ）５５、６２、５８、乗算器
６０、６３、６５、６６、加算器６７、６８からなるオ
ペレータ部分と、* 表５６、５７、６１、６４からなる
操作される部分とに分割することができる。

【００４１】周辺プロセッサ２５を有する図３の実施例
の場合には、オペレータ部分はこの周辺プロセッサ内に
実現され、操作される部分は区分化メモリ３０内に記憶
され、そしてＩ及びＱ信号のサンプルは回路ブロック３
７内に記憶される。図７に、０にセットされた位相で初
期化された格子（ trellis）を図式的に示す。

【００４２】図７が示しているように、２進データは変
調器によって、位相が若干数の異なる軌線を追随する定
包絡線信号に変換される。図７には、送られる最初の４
データ項目にわたって位相が追随できる全ての考え得る
軌線が示されている。便宜上、初期位相は０にセットさ
れている。第１のデータ項目から、最初の２つの軌線
は、直線軌線の２進“１”、またはアーチ形の軌線の２
進“０”の何れかに対応する。爾後は、“１”を送ると
位相が増大し、“０”を送ると位相が減少する。

【００４３】図８は、図６のＧＭＳＫ変調器を用いて得
られる位相の配列を示す。変調された信号は複素面内に
おけるベクトルの回転に似ている。図８は、データ項目
の中央におけるベクトルの終りの異なる位置を示す。図
９に、ＧＭＳＫ変調器の位相格子を示す。図９は、送ら
れる信号の位相にわたる“目の図（ diagram of the ey
e ）”を表している。この図では、位相は−π／２と
１．５πとの間で計数される。

【００４４】以上の記載に関連して、以下の各項を開示
する。 １． 特にディジタルセリュラ電話システムのための変
調器であって、同一回路を使用して変調機能とチャネル
コーダ／デコーダタスクを遂行するプログラム可能な周
辺プロセッサ（２５）を具備することを特徴とする変調
器。 ２． オペレータ部分（２５；３５、５８、６２、６
０、６３、６５、６６、６７、６８）と、操作される部
分（３０、３７；５６、５７、６１、６４）とを具備す
ることを特徴とする１項に記載の変調器。

【００４５】３． 更に、操作される部分の１つの要素
であり且つＲＡＭ／ＲＯＭメモリである区分化メモリ
（３０）をも具備し、この区分化メモリ（３０）は、変
調すべきローカル変数及び記号と、そのＲＯＭ部分に変
調器の基本構成を記憶する表とを含み、またオペレータ
部分を形成している周辺プロセッサ（２５）と主プロセ
ッサとの間に関連アドレスバス（３３、３４）及び関連
データバス（３５、３６）によって挿入されていること
を特徴とする１項または２項の１つに記載の変調器。

【００４６】４． 周辺プロセッサ（２５）は回路ブロ
ック（３７）に接続されており、この回路ブロック（３
７）は、操作される部分の別の要素であり且つ周辺プロ
セッサによって計数される被変調サンプル（Ｉ、Ｑ）の
出力のためのレジスタを含むことを特徴とする１項乃至
３項の１つに記載の変調器。 ５． 周辺プロセッサ（２５）は、マイクロントローラ
またはディジタル信号プロセッサ（ＤＳＰ）型であるこ
とを特徴とする１項乃至４項の１つに記載の変調器。

【００４７】６． オペレータ部分は、カウンタ及びレ
ジスタ（５５、５８、６２）と、乗算器（６０、６３、
６６）と、加算器（６７、６８）とを具備し、操作され
る部分は、 cos〔Θ（ｔ，α）〕の値を記憶しているＲ
ＯＭ（５６）と、sin 〔Θ（ｔ，α）〕の値を記憶して
いるＲＯＭ（５７）と、sin Θｎ｛＋１、０、−１｝信
号の発生器回路（６１）と、 cosΘｎ｛＋１、０、−
１｝信号の発生器回路（６４）とを具備することを特徴
とする１項に記載の変調器。

【００４８】７． 特にディジタルセリュラ電話システ
ムのための変調器であって、同一回路を使用して変調機
能とチャネルコーダ／デコーダタスクを遂行するプログ
ラム可能な周辺プロセッサ（２５）を具備することを特
徴とする変調器。

【図面の簡単な説明】

【図１】時分割多重アクセス型の端末のブロック図であ
る。

【図２】公知のディジタル変調器のブロック図である。

【図３】本発明により図２の変調器に組込まれたプロセ
ッサのブロック図である。

【図４】Ｎ状態重畳回路の実施例のブロック図である。

【図５】本発明による変調器の構造内のフィルタ機能の
概要構造のブロック図である。

【図６】ＧＭＳＫ変調器の詳細図である。

【図７】０にリセットされた位相から始まる格子を表す
図である。

【図８】ＧＭＳＫ位相配列を示す図である。

【図９】ＧＭＳＫ位相格子を表す図である。

【符号の説明】

１ ベコーダ ２ ベコーダの入力 ３ ベコーダの出力 ４ コーダ／デコーダ ５ 変調器 ６ 復調器 ７ 制御回路 ８ ３段シフトレジスタ ９ φ状態カウンタ １０ ４進カウンタ １１ ７ビットデコーダ １２ 符号化された波形メモリ １３ Ｉ符号化された１２８語ＲＯＭ １４ Ｑ符号化された１２８語ＲＯＭ １５ バス制御回路 １６ Ｑ信号用Ｄ／Ａ変換器 １７ Ｉ信号用Ｄ／Ａ変換器 １８ フィルタ １９ フィルタ ２５ 周辺プロセッサ ２６ ＲＯＭ ２７ アドレスバス ２８ プログラムバス ２９ 主プロセッサ ３０ 区分化メモリ ３１ 試験及び調整線 ３２ 割り込み線 ３３ アドレスバス ３４ アドレスバス ３５ データバス ３６ データバス ３７ 回路ブロック ４０ レジスタスタック ４１ スタックポインタ ４２ 出力レジスタ ４３ Ｄ_n ×ｄ_n 回路 ４４ ＸＯＲ回路 ４５ Ｄレジスタ ４６ 列メモリ ４７ 行メモリ ４８ 行線 ４９ 列線 ５０ 乗算器 ５１ 加算器 ５５ 入力シフトレジスタ ５６ cos 〔Θ（ｔ，α）〕ＲＯＭ ５７ sin 〔Θ（ｔ，α）〕ＲＯＭ ５８ サンプリングカウント回路 ５９ サンプリングクロック信号 ６０ 乗算器 ６１ sin Θｎ信号発生器回路 ６２ アップダウンカウンタ ６３ 乗算器 ６４ cos Θｎ信号発生器回路 ６５ 乗算器 ６６ 乗算器 ６７ 加算器 ６８ 加算器 ６９ Ｄ／Ａ変換器 ７０ Ｄ／Ａ変換器 ７１ Ｄ／Ａ変換器のクロック入力 ７２ Ｄ／Ａ変換器のクロック入力

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲール クラーヴェ フランス 06600 アンティーブ シュマ ン ド モイアンヌ ブレギュイエール レジダンス オーレリア （番地なし) (72)発明者 マルク クーヴラ フランス 06700 サン ローラン デュ ヴァール アベニュー ルイ ラヴェ 24

Claims (1)

【特許請求の範囲】
1. 【請求項１】 特にディジタルセリュラ電話システムの
   ための変調器であって、 同一回路を使用して変調機能とチャネルコーダ／デコー
   ダタスクを遂行するプログラム可能な周辺プロセッサ
   （２５）を具備することを特徴とする変調器。