JPH05242010A - 双方向データ記憶機能付きのバスインターフェースユニットを備えたコンピュータシステム及びその方法 - Google Patents

双方向データ記憶機能付きのバスインターフェースユニットを備えたコンピュータシステム及びその方法

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JPH05242010A
JPH05242010A JP4317485A JP31748592A JPH05242010A JP H05242010 A JPH05242010 A JP H05242010A JP 4317485 A JP4317485 A JP 4317485A JP 31748592 A JP31748592 A JP 31748592A JP H05242010 A JPH05242010 A JP H05242010A
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リチャード・ルイス・ホーン
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Abstract

(57)【要約】 【目的】 異なる転送速度及び異なるモードでデータを
転送する、システムバスとＩ／Ｏバスとの間の効率的な
データバッファを提供すること。 【構成】 バスインターフェースユニット６４は、シス
テムバス７６及びＩ／Ｏバス３２とこれら２つのバスの
各々に結合された装置との間で転送されるデータのため
の非同期双方向一時データ記憶機能を備えている。好ま
しくは、この記憶機能は、データの個別転送、データス
トリーミング及びデータバースト転送を受け入れること
ができるモードで動作し、各アドレスに新たな要求を発
することなく、連続したアドレスからの情報の転送を受
け入れることができる。本発明は、システムバスとＩ／
Ｏバスのようなデュアルバスアーキテクチャを有するコ
ンピュータシステムに好適である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデュアルバスインターフ
ェースユニットを有するコンピュータシステムにおける
バス対バスインターフェースに関し、特に、バス対バス
インターフェースユニットと、システムの２つのバス間
で転送するデータを一時記憶する方法とに関するもので
ある。
【０００２】
【従来の技術】一般的にコンピュータシステムでは、そ
して特にパーソナルコンピュータシステムでは、中央処
理装置（ＣＰＵ）、メモリ装置、直接メモリアクセス
（ＤＭＡ）制御器等、種々のシステム装置の間でデータ
を転送している。加えて、入出力（Ｉ／Ｏ）装置のよう
な拡張要素間、及びこれらのＩ／Ｏ装置と種々のシステ
ム装置との間でも、データを転送している。Ｉ／Ｏ装置
とシステム装置とは、互いにコンピュータバスを介して
通信し合い、コンピュータバスは、一連の導体を備えて
おり、それに沿って任意のデータ源から任意の目的地に
情報を伝送するようにしている。多くのシステム装置及
びＩ／Ｏ装置は、バス制御器（即ち、コンピュータシス
テムを制御することができる装置）及びバススレーブ
（即ち、バス制御器によって制御される要素）として機
能できるようになっている。
【０００３】２つ以上のバスを有するパーソナルコンピ
ュータシステムは公知である。典型的には、ＣＰＵがキ
ャッシュメモリ又はメモリ制御器と通信するためのロー
カルバスが設けられ、更に、ＤＭＡ制御器のようなシス
テムバス装置、或はＩ／Ｏ装置がメモリ制御器を介して
システムメモリと通信するために、システムＩ／Ｏバス
が設けられている。システムＩ／Ｏバスは、バスインタ
ーフェースユニットによって接続されたシステムバスと
Ｉ／Ｏバスとを備えている。Ｉ／Ｏ装置はこのＩ／Ｏバ
スを介して互いに通信し合う。また、Ｉ／Ｏ装置は、典
型的にはシステムメモリのようなシステムバス装置とも
通信しなくてはならない。このような通信は、バスイン
ターフェースユニットを通じ、Ｉ／Ｏバス及びシステム
バスを介して行なわれなければならない。
【０００４】システムバスとＩ／Ｏバスとの間でデータ
を受け渡す際に、これらバスの一方或いは両方に、かな
り異なる速度及び異なるデータ転送モードで動作する装
置を結合できるようにする必要がある場合が多い。例え
ば、１、２及び４バイトの帯域で書き込む装置をＩ／Ｏ
バスに結合することがある。一方、システムバスは、か
なり高速なバースト伝送として知られている１６バイト
のパケット情報を転送できるものもある。更に、連続す
るアドレスの比較的大量のデータ転送を望むことがしば
しばある。このような転送を、各アドレス位置に特定の
要求を発する必要なく達成できるならば、望ましいもの
であり、時間を節約することになる。
【０００５】したがって、システムバスとＩ／Ｏバスと
の間のいかなる相互接続も、異なる速度且つ異なるモー
ドでのデータ転送を処理できることが必要となる。更
に、各位置に対して転送要求を発することなく、連続す
るアドレスに又はそこからデータを効率的に転送するこ
とが望ましい。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、異なる転送速度及び異なるモードで効果的かつ
効率的にデータを転送する、システムバスとＩ／Ｏバス
との間の効率的なデータバッファを提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は、システムバス
及びＩ／Ｏバスのようなデュアルバスアーキテクチャを
有するコンピュータシステムのためのバス対バスインタ
ーフェースユニットを提供する。バスインターフェース
ユニットは、２つのバスの各々に結合された装置へ及び
そこから２つのバス間で転送されるデータのための非同
期双方向一時データ記憶機能を備えている。好ましく
は、該記憶機能は、個々のデータ転送、データストリー
ミング（ｓｔｒｅａｍｉｎｇ）及びデータバースト転送
を受け入れるモードで動作し、各アドレスに対して新た
に要求を発することなく連続するアドレスからの情報の
転送を可能にするものである。
【０００８】
【実施例】まず図１を参照すると、全体的に１０で示し
たコンピュータシステムは、システムボード１２とプロ
セッサ複合体１４とを備えている。プロセッサ複合体
は、プロセッサ部１６と、ローカルバス接続器２２を介
してプロセッサローカルバス２０に接続されたベース部
１８とを含んでいる。プロセッサ部１６は５０ＭＨｚで
動作し、一方ベース部１８は４０ＭＨｚで動作する。
【０００９】システムボード１２は、インターリーブ型
のシステムメモリ２４及び２６と入出力（Ｉ／Ｏ）装置
２８とを備えている。システムメモリ２４及び２６とプ
ロセッサ複合体１４との間の通信はメモリバス３０によ
って処理され、Ｉ／Ｏ装置２８とプロセッサ複合体１４
との通信はＩ／Ｏバス３２によって行われる。Ｉ／Ｏ装
置とメモリ２４及び２６との間の通信は、Ｉ／Ｏバス３
２、システムバス７６及びメモリバス３０によって処理
される。Ｉ／Ｏバス３２は、マイクロチャンネル（ＭＩ
ＣＲＯ ＣＨＡＮＮＥＬ、商標）コンピュータアーキテ
クチャに準拠するものでよい。メモリバス３０及びＩ／
Ｏバス３２はプロセッサ複合体接続器３４を介してプロ
セッサ複合体のベース部１８に接続される。メモリ拡張
装置のようなＩ／Ｏ装置はＩ／Ｏバス３２を介してコン
ピュータシステム１０に接続される。システムボード１
２は従来のビデオ回路、タイミング回路、キーボード制
御回路及び割り込み回路（いずれも図示せず）を含むこ
ともでき、コンピュータシステム１０はこれらを通常動
作中に使用する。
【００１０】プロセッサ複合体１４のプロセッサ部１６
は中央処理ユニット（ＣＰＵ）３８を含んでおり、これ
は、好適実施例では、ｉ４８６という商品名でインテル
社から入手可能な３２ビットマイクロプロセッサであ
る。プロセッサ部１６は、スタティックランダムアクセ
スメモリ（ＳＲＡＭ）４０、キャッシュ制御モジュール
４２、周波数制御モジュール４４、アドレスバッファ４
６及びデータバッファ４８をも備えている。ローカルバ
ス２０は、データ情報路５０、アドレス情報路５２及び
制御情報路５４を備えている。データ情報路５０は、Ｃ
ＰＵ３８、ＳＲＡＭ４０及びデータバッファ４８の間に
設けられ、アドレス情報路５２は、ＣＰＵ３８、キャッ
シュ制御モジュール４２及びアドレスバッファ４６の間
に設けられ、制御情報路５４は、ＣＰＵ３８、キャッシ
ュ制御モジュール４２及び周波数制御モジュール４４の
間に設けられている。加えて、キャッシュ制御モジュー
ル４２とＳＲＡＭ４０との間にアドレス及び制御情報路
が設けられる。
【００１１】ＳＲＡＭ４０は、システムメモリ２４又は
２６からの、或はＩ／Ｏ装置２８上に配置された拡張メ
モリからのメモリ情報を短期間記憶することによって、
キャッシュ機能を提供する。キャッシュ制御モジュール
４２は、システムメモリ２４及び２６のアドレス位置を
記憶するランダムアクセスメモリ（ＲＡＭ）５６を組み
込んでいる。ＣＰＵ３８は、ローカルバス２０を介して
ＳＲＡＭ４０内にキャッシュした情報に直接アクセスす
ることができる。周波数制御モジュール４４は、５０Ｍ
Ｈｚのプロセッサ部１６の動作を４０ＭＨｚのベース部
１８と同期させると共に、バッファ４６及び４８の動作
をも制御する。したがって、周波数制御モジュール４４
は、バッファ４６又は４８が情報を獲得する時間、或は
これらのバッファに記憶されている情報に重ね書きする
時間を決定する。バッファ４６及び４８は、システムメ
モリ２４及び２６からの２回の書き込みを同時に記憶で
きるように構成されている。バッファ４６及び４８は双
方向型、即ち、ＣＰＵ３８が供給する情報及びＣＰＵに
供給される情報をラッチすることができる。バッファ４
６及び４８が双方向型なので、標準のベース部１８を維
持しつつ、プロセッサ複合体１４のプロセッサ部１６を
置き換え、或はアップグレードすることもできる。
【００１２】ベース部１８は、メモリ制御器５８、直接
メモリアクセス（ＤＭＡ）制御器６０、バス裁定（ａｒ
ｂｉｔｒａｔｉｏｎ）制御点（ＣＡＣＰ）回路６２、バ
スインターフェースユニット６４、及びバッファ／エラ
ー訂正コード（ＥＣＣ）回路６６を備えている。ベース
部１８はまた、ドライバ回路６８、リードオンリメモリ
（ＲＯＭ）７０、自己試験回路７２及びバッファ７４を
備えている。システムバス７６は、データ情報路７８と
アドレス情報路８０及び制御情報路８２を備えている。
データ情報路はバッファ７４をバスインターフェースユ
ニット６４と接続し、バスインターフェースユニット６
４をＤＭＡ制御器６０及びバッファ／ＥＣＣ回路６６と
接続し、バッファ／ＥＣＣ回路６６をシステムメモリ２
４及び２６と接続する。アドレス情報路及び制御情報路
は各々、メモリ制御器５８をＤＭＡ制御器６０及びバス
インターフェースユニット６４と接続し、バスインター
フェースユニット６４をバッファ７４と接続する。
【００１３】メモリ制御器５８は、ＣＰＵローカルバス
２０上及びシステムバス７６上に常駐し、ＣＰＵ３８、
ＤＭＡ制御器６０又はバスインターフェースユニット６
４（Ｉ／Ｏ装置２８に代って）に、メモリバス３０を介
してのシステムメモリ２４及び２６へのアクセスを提供
する。メモリ制御器５８は、メモリバス３０を介してシ
ステムメモリ２４及び２６に対するシステムメモリサイ
クルを開始する。システムメモリサイクルの間、ＣＰＵ
３８、ＤＭＡ制御器６０又はバスインターフェースユニ
ット６４（Ｉ／Ｏ装置２８に代って）のいずれかが、メ
モリ制御器５８を介してシステムメモリ２４及び２６へ
のアクセスを得る。ＣＰＵ３８は、ローカルバス２０、
メモリ制御器５８及びメモリバス３０を介してシステム
メモリと通信を行ない、ＤＭＡ制御器６０又はバスイン
ターフェースユニット６４（Ｉ／Ｏ装置２８に代って）
は、システムバス７６、メモリ制御器５８及びメモリバ
ス３０を介してシステムメモリへのアクセスを得る。
【００１４】ＣＰＵ３８からＩ／Ｏバス２２への読み出
し又は書き込みサイクルの間、アドレス情報はシステム
メモリアドレスの境界と突き合わされる。アドレス情報
がＩ／Ｏ拡張メモリアドレス又はＩ／Ｏポートアドレス
と対応する場合、メモリ制御器５８は、Ｉ／Ｏバス３２
を介してＩ／Ｏ装置２８と（バスインターフェースユニ
ット６４を介して）Ｉ／Ｏメモリサイクル又はＩ／Ｏポ
ートサイクルを開始する。ＣＰＵからＩ／Ｏメモリへの
又はＩ／Ｏポートへのサイクルの間、メモリ制御器５８
に与えられたアドレスは、システムバス７６からＩ／Ｏ
バス３２に、これら２つのバスの中間に常駐するバスイ
ンターフェースユニット６４を介して伝送される。当該
アドレスに対応する拡張メモリを含むＩ／Ｏ装置２８
は、そのメモリアドレスをＩ／Ｏバス３２から受け取
る。ＤＭＡ制御器６０及びバスインターフェースユニッ
ト６４は、システムメモリ２４及び２６とＩ／Ｏ装置２
８に組み込まれた拡張メモリとの間の情報交換を制御す
る。ＤＭＡ制御器６０は、プロセッサ複合体１４のため
に３つの機能を提供する。まず、ＤＭＡ制御器６０は、
小型コンピュータサブシステム制御ブロック（ＳＣＢ）
アーキテクチャを利用してＤＭＡチャンネルを構成す
る。これにより、プログラムされたＩ／Ｏを用いてＤＭ
Ａチャンネルを構成する必要性を回避している。第２
に、ＤＭＡ制御器は、低速メモリ拡張装置と典型的には
これより高速のシステムメモリとの間の転送を最適化す
るためのバッファ機能を備えている。第３に、ＤＭＡ制
御器６０は８チャンネルの３２ビット直接システムメモ
リアクセス機能を備えている。直接システムメモリアク
セス機能を備えているので、ＤＭＡ制御器６０は２つの
モードのうちのいずれかで機能することができる。第１
のモードでは、ＤＭＡ制御器６０はプログラムされたＩ
／Ｏのモードで機能し、ＤＭＡ制御器は機能的にＣＰＵ
３８のスレーブとなる。第２のモードでは、ＤＭＡ制御
器６０自体がシステムバスマスタとして機能し、この場
合はＤＭＡ制御器６０はＩ／Ｏバス３２を裁定しかつ制
御する。この第２のモードの期間には、ＤＭＡ制御器６
０は先入れ先出し（ＦＩＦＯ）レジスタ回路を用いる。
【００１５】ＣＡＣＰ回路６２はＤＭＡ制御器、Ｉ／Ｏ
装置バス制御器及びＣＰＵ（Ｉ／Ｏ装置にアクセスした
場合）に対してアービタ（ａｒｂｉｔｅｒ）として機能
する。ＣＡＣＰ回路６２は、ＤＭＡ制御器６０、メモリ
制御器５８並びにＩ／Ｏ装置から裁定制御信号を受け取
り、Ｉ／Ｏバス３２を制御することができる装置とその
特定の装置がＩ／Ｏバスの制御を保持できる時間長とを
決定する。
【００１６】ドライバ回路６８は、メモリ制御器５８か
らシステムメモリ２４及び２６への制御情報及びアドレ
ス情報を与える。ドライバ回路６８はこの情報を、シス
テムメモリ２４及び２６を構成するのに用いられるシン
グルインラインメモリモジュール（ＳＩＭＭ）の数に基
づいて駆動する。したがって、ドライバ回路６８は、シ
ステムメモリ２４及び２６に供給する制御及びアドレス
情報の信号強度をこれらのメモリサイズに基づいて変更
する。
【００１７】バッファ回路７４は、プロセッサ複合体の
ベース部１８とシステムボード１２との間で増幅及び絶
縁機能を果たす。バッファ回路７４は、Ｉ／Ｏバス３２
とバスインターフェースユニット６４との間の境界情報
（ｂｏｕｎｄａｒｙ ｉｎｆｏｒｍａｔｉｏｎ）のリア
ルタイムの獲得を可能にするバッファを利用する。した
がって、コンピュータシステム１０が故障状態となる
と、コンピュータ保守要員はバッファ回路７４をアクセ
スし、システムの故障時に接続器３４に存在した情報を
決定することができる。
【００１８】ＲＯＭ７０は、初めに拡張メモリからのデ
ータをシステムメモリに配置することによって、電源投
入時に、システム１０を構成する。自己試験回路７２は
ベース部１８内の複数の場所と接続され、複数の自己試
験機能を提供する。自己試験回路７２はバッファ回路７
４にアクセスし、故障状態が存在するかどうかを決定す
ると共に、システム１０の電源投入時にベース部１８の
別の主要構成要素を試験して、システムが動作する用意
ができているかどうかを決定する。
【００１９】図２は、図１のシステムのバスインターフ
ェースユニット６４の概略ブロック図を示している。バ
スインターフェースユニット６４は、システムバス７６
とＩ／Ｏバス３２との間で双方向高速バッファとなるこ
とによって、本発明を実施する基礎となる。
【００２０】バスインターフェースユニット６４は、シ
ステムバス駆動／受信回路１０２、Ｉ／Ｏバス駆動／受
信回路１０４及びそれらの間を電気的に接続する制御論
理回路を含んでいる。システムバス駆動／受信回路１０
２は、システムバス７６から受け取った信号を適切なバ
スインターフェースユニット制御論理回路に送出し、バ
スインターフェースユニット制御論理回路からの信号を
受け取ってその信号をシステムバス７６に送出する操舵
機構（ｓｔｅｅｒｉｎｇ）論理を含んでいる。Ｉ／Ｏバ
ス駆動／受信回路１０４は、Ｉ／Ｏバス３２から受け取
った信号を適切なバスインターフェースユニット制御論
理回路に送出し、バスインターフェースユニット制御論
理回路から信号を受け取ってその信号をＩ／Ｏバス３２
に送出する操舵機構論理を含んでいる。
【００２１】バスインターフェースユニット制御論理回
路は、システムバス−Ｉ／Ｏバス変換論理１０６、Ｉ／
Ｏバス−システムバス変換論理１０８、メモリアドレス
比較論理１１０、エラー回復支援論理１１２及びキャッ
シュ監視（ｓｎｏｏｐｉｎｇ）論理１１４を含んでい
る。プログラムされたＩ／Ｏ回路１１６もシステム駆動
／受信回路１０２に電気的に結合される。
【００２２】システムバス−Ｉ／Ｏバス変換論理１０６
は、ＤＭＡ制御器６０又はメモリ制御器５８（ＣＰＵ３
８のために）がシステムバス制御器として動作してＩ／
Ｏバス３２にアクセスし、Ｉ／Ｏバス上でスレーブ装置
として動作するＩ／Ｏ装置２８と通信するために必要な
手段を提供する。変換論理１０６は、システムバス７６
の制御線、アドレス線及びデータ線をＩ／Ｏバス３２上
の同様の線に変換する。多くの制御信号と全てのアドレ
ス信号はシステムバス７６からＩ／Ｏバス３２に流れる
が、データ情報の流れは双方向性である。システムバス
スレーブとして動作する論理はシステムバス７６を監視
し、Ｉ／Ｏバス３２のためのサイクルを検出する。この
ようなサイクルを検出すると、システムバススレーブ
は、システムバス上の信号のタイミングをＩ／Ｏバスの
タイミングに変換し、Ｉ／Ｏバス３２上でそのサイクル
を開始し、そのサイクルが完了するのを待ち、システム
バス７６上でそのサイクルを終了させる。
【００２３】Ｉ／Ｏバス−システムバス変換論理１０８
は、システムバスアドレス発生回路１１８、Ｉ／Ｏバス
予測アドレス発生回路１２０、システムバス制御器イン
ターフェース１２２、ＦＩＦＯバッファ１２４、Ｉ／Ｏ
バススレーブインターフェース１２６及びバス−バスペ
ーシング（ｂｕｓ ｐａｃｉｎｇ）制御論理１２８を備
えている。システムバス制御器インターフェース１２２
は、４０ＭＨｚで動作する高性能３２ビット（４バイ
ト）ｉ４８６バーストプロトコルを支援する。バースト
モードでの４、８及び１６バイトのデータ転送及び非バ
ーストモードでの１〜４バイトのデータが転送される。
Ｉ／Ｏバススレーブインターフェース１２６は、システ
ムバス７６上のスレーブ装置に向けられた動作のために
Ｉ／Ｏバス３２を監視し、Ｉ／Ｏバス３２に向けられた
それらの動作を無視する。Ｉ／Ｏバススレーブインター
フェース１２６が取り上げた全てのサイクルは、ＦＩＦ
Ｏバッファ１２４及びシステムバス制御器インターフェ
ース１２２に伝えられる。
【００２４】Ｉ／Ｏバス−システムバス変換論理１０８
は、Ｉ／Ｏ装置２８がＩ／Ｏバス制御器として動作して
システムバス７６をアクセスし、それによってシステム
メモリ２４及び２６に読み出し又は書き込みを行なうの
に必要な手段となる。これらの動作のいずれの場合も、
Ｉ／Ｏ装置がＩ／Ｏバスを制御する。Ｉ／Ｏ装置の速度
で動作する非同期Ｉ／Ｏバスインターフェース１２６
は、バスインターフェースユニット６４がＩ／Ｏバス３
２上でＩ／Ｏ装置制御器へのスレーブとして動作するこ
とができるようにしてメモリアドレスを復号し、読み出
し又は書き込みサイクルがシステムメモリ２４又は２６
に向けられているものと決定する。同時に、システムバ
ス制御器インターフェース１２２はバスインターフェー
スユニット６４がシステムバス７４上で制御器として動
作することができるようにする。メモリ制御器５８（図
２）はバスインターフェースユニット６４に対してスレ
ーブとして動作すると共に、インターフェース６４にシ
ステムメモリから読み出したデータを供給するか、或は
データをシステムメモリに書き込む。システムメモリへ
の読み出し及び書き込みは、図３に示すブロック図のＦ
ＩＦＯバッファ１２４を介して行われる。
【００２５】図３に示すように、ＦＩＦＯバッファ１２
４は、デュアルポート型の非同期双方向記憶ユニットで
あり、システムバス７６とＩ／Ｏバス３２との間のデー
タ情報の一時記憶装置を提供する。ＦＩＦＯバッファ１
２４は４つの１６バイトバッファ１２５Ａ〜１２５Ｄと
ＦＩＦＯ制御回路１２３とを備えている。４つのバッフ
ァ１２５Ａ〜１２５Ｄは、Ｉ／Ｏバス制御器及びシステ
ムバススレーブへの及びそこからのデータをバッファ
し、それによって、Ｉ／Ｏバス３２とシステムバス７６
との同時動作を可能にする。ＦＩＦＯバッファ１２４
は、物理的には２つの３２バイトバッファ（１２５Ａ／
１２５Ｂ及び１２５Ｃ／１２５Ｄ）として組織化され
る。システムバス制御器インターフェース１２２及びＩ
／Ｏバススレーブインターフェース１２６は、各々一方
の３２バイトバッファを制御し、他方の３２バイトバッ
ファはそれらに対して透明に（ｔｒａｎｓｐａｒｅｎ
ｔ）動作する。３２バイトバッファは双方とも、読み出
し及び書き込み動作に利用される。
【００２６】各ＦＩＦＯ１２５Ａ、１２５Ｂ、１２５
Ｃ、１２５ＤはそれぞれのＦＩＦＯと物理的に或は論理
的に関連するアドレスレジスタ部を有している。データ
をＩ／Ｏバス３２からＦＩＦＯ１２５Ａに転送すると、
アドレスが連続であれば、１６バイトバッファが１６バ
イトデータで満杯になるまでデータは蓄積される。非連
続なアドレスがアドレス動作によって検出された場合、
ＦＩＦＯ１２５Ａは記憶されたデータをＦＩＦＯ１２５
Ｃに転送し、同時にＦＩＦＯ１２５Ｂは新たな非連続ア
ドレスからこのデータを受けとり始める。ＦＩＦＯ１２
５Ｂの動作は、ＦＩＦＯ１２５Ａが行なったように、１
６バイトデータで満杯になるまで、又は別の非連続アド
レスを検出するまで継続する。次に、ＦＩＦＯ１２５Ｂ
は、記憶されたデータをＦＩＦＯ１２５Ｄに転送し、Ｆ
ＩＦＯ１２５Ａは再びデータを記憶し始める。このよう
にして、４つまでの１６バイトブロックの非連続アドレ
スのデータを記憶することができる。
【００２７】更に、２つの３２バイトバッファを並列に
設けることによって、データの読み出し及び書き込み動
作をそれらの間で切り換えることができ、したがって本
質的に連続した読み出し及び書き込み機能を与えること
になる。
【００２８】更にまた、３２バイトバッファを２つの１
６バイトバッファ部に分割し、それらを別のＩ／Ｏバス
３２又はシステムバス２６に結合することによって、記
憶レジスタにデータをクロックイン又はクロックアウト
する（ｃｌｏｃｋｉｎｇ ｉｎ ｏｒ ｏｕｔ）信号に
対する容量性ローディング（ｌｏａｄｉｎｇ）に関係す
るＦＩＦＯの性能への影響を最少にとどめながら、記憶
バッファの数を増加させることができる。これが達成で
きるのは、２つのバッファが並列に追加される毎に容量
性ローディングの半分のみが各バス上のクロック信号の
ローディングに加えられるにすぎないからである。
【００２９】加えて、各レグ（ｌｅｇ）に２つの１６バ
イトバッファを直列に設けることによって、読み出し動
作等で１６バイトバッファの一方がデータで満杯になる
と、そのデータをそれと直列の別の１６バイトバッファ
に転送することができ、その間に他方の並列レグはデー
タを蓄積することができる。したがって、データの蓄積
又は一方のバスから他方のバスへのデータの転送に、時
間の無駄はない。
【００３０】ＦＩＦＯ１２４の動作を制御するための論
理は、ＦＩＦＯ制御回路１２３によって提供される。
【００３１】特定のＩ／Ｏ装置２８が、１、２又は４バ
イト（即ち、８、１６又は３２ビット）の帯域でＩ／Ｏ
バスを介してシステムメモリ２４又は２６に書き込みを
行うことができる。Ｉ／Ｏ装置２８によるシステムメモ
リへの書き込みの間、最初に転送される書き込みデータ
はＦＩＦＯバッファ１２５Ａ又は１２５Ｂ内に最初に記
憶される。Ｉ／Ｏバス予測アドレス発生回路１２０は、
次の予測アドレス即ち連続のアドレスを計算する。次の
連続アドレスは後続のＩ／Ｏアドレスと突き合わされ、
後続の転送が連続か否かが検査される。連続であれば、
書き込みデータの２番目のバイトが同じＦＩＦＯバッフ
ァ１２５Ａ又は１２５Ｂに送出される。ＦＩＦＯはＩ／
Ｏバス３２から毎秒４０メガバイトまでの非同期速度で
データを受け取る。
【００３２】このプロセスは、バッファ１２５Ａ又は１
２５Ｂが１６バイトの情報パケットで満杯になるか或い
は非連続アドレスが検出されるまで続けられる。次のク
ロックサイクルにおいて、バッファ１２５Ａが満杯にな
るとすると、バッファ１２５Ａ内のデータはバッファ１
２５Ｃに転送される。同様に、バッファ１２５Ｂが満杯
になる時は、その内容全ては一回のクロックサイクルで
バッファ１２５Ｄに転送される。バッファ１２５Ｃ及び
１２５Ｄに記憶されたデータは、次に、システムバスの
動作速度でｉ４８６バースト転送によってシステムメモ
リに書込まれる。Ｉ／Ｏ装置によるシステムメモリへの
書き込みの間のＦＩＦＯバッファ１２４の動作はこのよ
うに連続的であって、バッファ１２５Ａと１２５Ｂとの
間で交互に行われ、隣接するバッファ１２５Ｃ又は１２
５Ｄにデータを移し、他方のバッファはシステムメモリ
に書込むべきデータを受け取る。ＦＩＦＯバッファ１２
４は、（ｉ）次にメモリに書込む可能性のあるデータバ
イトのアドレスを予測し、（ｉｉ）システムバス７６を
介してＦＩＦＯバッファからシステムメモリへデータを
書き込む最高速度に適応することによって、システムメ
モリへのデータ書き込み速度を最適化する。
【００３３】システムメモリからＩ／Ｏ装置２８への読
み出しの間、ＦＩＦＯバッファ１２４は異なる動作を行
なう。システムバスアドレス発生回路１１８は、最初の
読み出しアドレスを用いて、読み出しデータの後続の読
み出しアドレスを発生し、バッファ１２５Ｃ又は１２５
Ｄにデータを蓄積する。システムバスは１６バイト幅の
帯域での転送を支援しているので、システムバス制御器
インターフェース１２２は隣接するデータの１６バイト
のパケットを事前に取り出し、これを実際に後続のアド
レスを与えるＩ／Ｏバス３２なしにバッファ１２５Ｃ又
は１２５Ｄに記憶する。このようにして、転送中の待ち
時間（ｌａｔｅｎｃｙ）を減少させる。バッファ１２５
Ｃが事前に取り出されたデータで満杯になった時、バッ
ファ１２５Ｃはその内容を１回のクロックサイクルでバ
ッファ１２５Ａに転送する。同様に、バッファ１２５Ｄ
も、満杯になった時、バッファ１２５Ｂにその内容を移
す。そこで、バッファ１２５Ａ及び１２５Ｂ内のデータ
は、１、２又は４バイトの帯域の特定のＩ／Ｏ装置制御
器により読み出される。このようにして、システムバス
アドレス発生回路１１８は、データの事前取り出しを停
止するようにＩ／Ｏ制御器装置によって命令されるま
で、増分カウンタとして機能する。
【００３４】バス−バスペーシング制御論理１２８は、
高速Ｉ／Ｏ装置に対してシステムメモリへの一層高速の
アクセスを作り出す。バス−バスペーシング制御理論１
２８は、Ｉ／Ｏ装置とＣＰＵとの間でメモリ制御器５８
へのアクセスを交互に行なうのではなく、複数のサイク
ルを必要とする一層高速の装置によるデータの転送の間
に、Ｉ／Ｏバス３２を制御するＩ／Ｏ装置にシステムメ
モリへの無中断アクセスを許すことによって、システム
１０の通常のメモリ制御器裁定体系を無効にする。した
がって、Ｉ／Ｏ装置による複数サイクル伝送の間にＣＰ
Ｕのようなローカル装置がメモリバス制御のための保留
要求があっても、バス−バスペーシング制御理論は１２
８はそのＩ／Ｏ装置にメモリバスの継続制御を付与す
る。
【００３５】プログラムされたＩ／Ｏ回路１１６はバス
インターフェースユニット６４の一部分であり、バスイ
ンターフェースユニット６４内でのプログラム可能なレ
ジスタ全てを含む。これらのレジスタは、特定のレジス
タがアクティブかインアクティブかを決定するために、
それに関連したビットを有している。これらのレジスタ
は、特に、バスインターフェースユニット６４が応答す
るシステムメモリ及び拡張メモリのアドレス範囲、キャ
ッシュ可能な及びキャッシュ不可能な拡張メモリアドレ
ス、システムメモリ又はキャッシュアドレス範囲、及
び、パリティ又はエラーチェック動作をバスインターフ
ェースユニットが支援しているか否かを規定する。した
がって、プログラムされたＩ／Ｏ回路１１６は、バスイ
ンターフェースユニット６４に対して、その常駐する環
境とそれを構成するオプションとを識別する。プログラ
ムされたＩ／Ｏ回路１１６内のレジスタを、Ｉ／Ｏバス
３２を介して直接プログラムすることはできない。した
がって、システム１０をプログラムするためには、ユー
ザーは、プログラム型Ｉ／Ｏ回路１１６とＣＰＵレベル
でシステムバスを介して通信することができるＩ／Ｏ装
置にアクセスしなくてはならない。
【００３６】メモリアドレス比較論理１１０は、メモリ
アドレスがシステムメモリに対応するのか、或いは、Ｉ
／Ｏバス３２に結合されたＩ／Ｏ装置２８上に配置され
た拡張メモリに対応するのかを決定する。拡張メモリ及
びシステムメモリは、非連続アドレスブロック内にあり
得るので、メモリアドレス比較論理１１０は、プログラ
ムされたＩ／Ｏ回路１１６内のレジスタからの境界情報
をロードされた複数の比較器を備えており、どの境界が
どのメモリに対応するかを指示する。メモリアドレス比
較論理によって特定のメモリアドレスが境界情報と比較
された後、バスインターフェースユニットがそれにした
がって応答するように準備される。例えば、Ｉ／Ｏバス
３２を制御しているＩ／Ｏ装置が拡張メモリに対して読
み出し又は書き込みを行なっている場合、バスインター
フェース回路はそのアドレスをメモリ制御器５８に伝え
る必要はなく、このようにして時間とメモリ帯域とを節
約する。
【００３７】エラー回復支援論理１１２は、データパリ
ティエラーが検出されてもシステム１０に動作を続けさ
せるようにする。Ｉ／Ｏ装置２８によるシステムメモリ
２４又は２６への任意の読み出しアクセス時又は書き込
みアクセス時に、データのパリティがチェックされる。
エラー回復支援論理１１２は、検出されたパリティエラ
ーのアドレスと時刻を獲得するために、プログラムされ
たＩ／Ｏ回路１１６内のレジスタと相互作用を行なう。
次いで、このレジスタの内容を、適切なシステムソフト
ウエアによって処理してもよい。例えば、ＣＰＵ３８を
高レベルの割込みに対してプログラムし、パリティエラ
ーが検出された時は常にそのレジスタからアドレスを引
き出せるようにしてもよい。そこで、ＣＰＵは、システ
ムソフトウエアの命令を基に、システム動作を継続する
か、或いは識別されたパリティエラー源の動作を単に終
了させるのみにするかを決定することができる。
【００３８】キャッシュ監視論理１１４は、Ｉ／Ｏバス
３２を介してＩ／Ｏ装置によって行なわれる拡張メモリ
への任意の書き込みを検出するために、バスインターフ
ェースユニット６４がＩ／Ｏバス３２を監視できるよう
にする。キャッシュ監視論理は、まず、拡張メモリへの
書き込みがＳＲＡＭ４０内のキャッシュ可能な拡張メモ
リ内で起こったかどうかを決定する。キャッシュ可能な
拡張メモリではない場合、キャッシュされているデータ
の破損の恐れはない。しかし、肯定比較（ｐｏｓｉｔｉ
ｖｅ ｃｏｍｐａｒｅ）が、キャッシュ可能な拡張メモ
リに書き込みが起こったことを示した場合、システムバ
ス７６を介してキャッシュ無効サイクルが開始される。
このようにして、ＣＰＵはＳＲＡＭ４０内の対応するア
ドレスを無効化するように命令される。キャッシュ監視
論理１１４は肯定比較のアドレスを記憶する手段を備
え、Ｉ／Ｏバスの監視を最初の肯定比較の検出直後に継
続できるようにしてＩ／Ｏバス３２の継続的監視を可能
にする。
【００３９】バスペーシング制御論理１２８は、Ｉ／Ｏ
装置のシステムメモリへのアクセスを動的に制御するこ
とによりシステムメモリ２４及び２６に及びそこからデ
ータを移動させるためのＩ／Ｏバス３２の能力を向上さ
せるために用いられる。Ｉ／Ｏバス３２を制御するＩ／
Ｏ装置２８のシステムメモリへのアクセスをある所定の
状態の下に固定することによって、システムの性能は改
善される。
【００４０】バス−バスペーシング制御論理１２８は、
ＦＩＦＯバッファ１２４と共に、Ｉ／Ｏバス制御器のデ
ータ転送速度をシステムメモリのデータ転送能力に最適
に適合させる。例えば、システムメモリが書き込みデー
タを受け取ることができるよりも速く、高速Ｉ／Ｏ制御
器がシステムメモリに書き込みを行うことができれば、
バッファされた書き込みデータは、システムメモリに書
き込まれる前にＦＩＦＯメモリ１２５Ａ〜１２５Ｄを完
全に満杯にすることになる。また、システムメモリが読
み出しデータを提供するよりも速く、同じ高速Ｉ／Ｏ制
御器の方がシステムメモリからデータを読み取ることが
できれば、事前に取り出されたデータをＦＩＦＯメモリ
１２５Ｃ及び１２５Ｄにおいて得ることはできなくな
る。いずれの場合でも、結果として、Ｉ／Ｏバス３２か
ら見ると、データ転送において待ち時間が増加し、した
がって性能が低下することになる。
【００４１】典型的には、Ｉ／Ｏ装置制御器は読み出し
又は書き込み動作を開始し、Ｉ／Ｏバス３２を通じてバ
スインターフェースユニット６４にメモリアドレスを提
供する。バスインターフェースユニットのメモリアドレ
ス比較論理１１０は、このアドレスをＩ／Ｏ回路１１６
内にプログラムされているアドレス範囲と比較して、そ
の動作が拡張メモリに向けられたものか、或はシステム
メモリに向けられたものかを決定する。当該動作が拡張
メモリに向けられたものと決定された場合、この状態で
システムメモリへのアクセスを優先させる必要がないの
で、バス−バスペーシング制御論理１２８は何も行なわ
ない。しかしながら、読み出し又は書き込み動作がシス
テムメモリ２４又は２６に向けられたものと決定され、
更に所定の条件に合致した場合、ペーシング制御論理１
２８はＩ／Ｏバス３２を制御しているＩ／Ｏ装置２８
に、システムメモリへの連続した優先アクセスを付与す
る信号を発する。この信号は、通常の裁定手順中には、
メモリ制御器５８による裁定付与信号出力を無効化する
ように作用する。
【００４２】Ｉ／Ｏ装置にシステムメモリへの優先アク
セスを付与する所定状態は以下のとおりである。（１）
Ｉ／Ｏバス３２を制御するＩ／Ｏ装置による読み出し要
求（事前取り出し）が、システムメモリ内の予め規定さ
れた１６バイトアドレスの境界と整列しない場合、
（２）Ｉ／Ｏバス３２を制御しているＩ／Ｏ装置が、書
き込みサイクルに続いて直ちに読み出しサイクルに入る
場合、（３）Ｉ／Ｏバス３２を制御しているＩ／Ｏ装置
がデータ転送サイクルを完了した時、（４）Ｉ／Ｏバス
３２を制御しているＩ／Ｏ装置が、ストリーミングモー
ド（毎秒４０メガバイト）でデータの読み出し又は書き
込みを行なっている時、及び、（５）ＦＩＦＯバッファ
１２４内の４つの１６バイトバッファの２つ以上が、シ
ステムメモリに書き込むデータで既に満杯の時、或は、
４つの１６バイトバッファの２つ以下が、システムメモ
リから読み出されるべき先取りデータで未だ満杯にされ
ていない時。
【００４３】本発明の好適実施例では、バス−バスペー
シング制御論理１２８は３つのモードで動作する。これ
らのモードの第１のものは、デフォルト（ｄｅｆａｕｌ
ｔ）モードであり、これは先に上げた状態の最初の３つ
に対して、バス制御のペーシングを決定するものであ
る。これらのモードの第２のもの（オプション１）は、
４番目にあげた状態に対するペーシングを決定し、これ
らのモードの第３のもの（オプション２）は、５番目に
あげた状態に対するペーシングを決定するものである。
本システムのユーザは、システムが自動的に与えるデフ
ォルトペーシングモードの他に、いずれかのペーシング
モード（オプション１又はオプション２）を選択するこ
とができる。この選択は、プログラムされたＩ／Ｏ回路
１１６内の３ビットレジスタ１３０（図示せず)の内容
をプログラムすることによって行なわれる。デフォルト
ペーシングモードは０−０−０の、、オプション１は０
−０−１の、オプション２は１−０−０のレジスタ内容
でそれぞれ定義される。
【００４４】先に説明したように、デフォルトペーシン
グ論理は、最初の３つのペーシング状態のペーシングを
処理するものである。第１の状態の下では、Ｉ／Ｏ装置
２８は、特定の１６バイトパケット境界と整列していな
いシステムメモリ２４又は２６の読み出しを要求する。
これは、読み出しド要求が１６バイトパケットの境界内
のどこかから始まるデータアドレスに対するものである
ことを意味する。読み出しデータが特定の１６バイトパ
ケットの境界と整列していたなら、システムバスアドレ
ス発生回路１１８は、バッファ１２５Ｃ又は１２５Ｄに
対する標準１６バイトのバーストデータ転送を行っただ
けであろう。しかしながら、読み出しデータがパケット
と整列していない場合、多数の１、２、３、４バイトサ
イクルを用いて、データを事前に取り出さなくてはなら
ない。このデータを最も効率的に事前に取り出すことを
保証するために、十分なデータを自動的に事前に取り出
して１６バイトの境界に到達するまで、Ｉ／Ｏ装置２８
によるシステムメモリへのアクセスはロック（ｌｏｃ
ｋ）される。次に、この１６バイト未満の読み出しデー
タはＩ／Ｏバス３２のタイミングに同期させられ、Ｉ／
Ｏ装置制御器はデータを読み出し始める。Ｉ／Ｏ装置制
御器のデータリードと並行して、システムバスアドレス
発生回路１１８は、システムメモリへのロック信号を解
除する前に、次の隣接する１６バイトパケットを事前に
取り出す。この１６バイトパケットは予め規定された境
界において始まるので、バースト転送が可能である。こ
のようにして、２つのデータ転送を中断なしに行なうこ
とができる。この状態で図４のロック信号１４０を用い
ることによって、Ｉ／Ｏバス３２上の装置がデータを要
求した時とバスインターフェースユニット６４がデータ
をプレライド（ｐｒｅｒｉｄｅ）する時との間の最少の
待ち時間を保証し、ページ状のシステムメモリの最も効
率的な使用を保証する。
【００４５】第２の状態の下では、Ｉ／Ｏ装置２８が書
き込み転送から読み出し要求に変わる時、バッファされ
たバイトデータの残りがＦＩＦＯバッファ１２５Ａ〜１
２５Ｄに存在することがある。Ｉ／Ｏ装置バス制御器が
書き込みから読み出しに変わると、ペーシング制御論理
１２８は、サイクルの終りが来たこと、ＦＩＦＯバッフ
ァ１２４にはこれ以上記憶すべき書き込みデータがない
こと、そして読み出しデータがシステムメモリ２４又は
２６から要求されていることを決定する。連続する書き
込みデータがこれ以上は直ちに到来しないことが解るの
で、バッファ１２５Ａ〜１２５Ｄにバッファされたデー
タはシステムメモリに書き込まれ、１原子動作（ｏｎｅ
ａｔｏｍｉｃ ｏｐｅｒａｔｉｏｎ）後に、読み出し
要求がシステムメモリから事前に取り出される。
【００４６】第３の状態の下では、Ｉ／Ｏ制御器装置が
Ｉ／Ｏバス３２の制御を放棄した時に、バッファされた
データの残りがＦＩＦＯバッファ１２５Ａ〜１２５Ｄに
未だ存在する。この場合、このような残留データを、シ
ステムバス７６を解放する前に、システムメモリに書き
込まなくてはならない。２つ以上のＦＩＦＯバッファ１
２５Ａ〜１２５Ｄがこのような残留データを含む場合、
Ｉ／Ｏ装置制御器がＩ／Ｏバス３２の制御を放棄すると
直ちに、ペーシング論理１２８はメモリ制御器に信号を
発生し、ＦＩＦＯバッファ１２４内のデータが転送１回
分の長さを超過しており（即ち、１６バイトより大き
い）、システムメモリ２４又は２６に書き込む必要があ
ることを指示する。この状態でロック信号１４０を用い
ることによって、Ｉ／Ｏ制御器によるＩ／Ｏバス３２の
制御の解放とバスインターフェースユニット６４による
システムバス７６の制御の解放との間の待ち時間の量を
最少にすることができる。
【００４７】最初の３つの状態に対応するデフォルト論
理を実現するのには、バスインターフェースユニット６
４のハードウエアに組み込まれたアルゴリズムを用い
る。典型的には、当該技術で公知のように、状態機械を
用いて必要な論理を実施することもできる。第４及び第
５の状態に対応するペーシング論理も、バスインターフ
ェースユニットのハードウエアに組み込まれたアルゴリ
ズムで実現することができる。図４及び５は、それぞれ
オプション１及びオプション２に対するバス−バスペー
シング制御論理２８の特定の実施例を実施するのに用い
る回路図を示したものである。
【００４８】図４を参照すると、オプション１を実施す
るためのバス−バスペーシング制御論理（上述の第４の
状態に関連する）は、クロック駆動型Ｓ−Ｒラッチ１３
２、アンドゲート１３４及び１３６及びオアゲート１３
８を備えている。ラッチ１３２をセットした時（Ｓ−入
力がアクティブ）は何時でも、このラッチはロック信号
１４０を出力する。ロック信号１４０は、Ｉ／Ｏバス３
２を制御しているＩ／Ｏ装置２８がストリーミングモー
ドでシステムメモリ２４及び２６とデータの読み出し又
は書き込みを行なっている時、このＩ／Ｏ装置２８にシ
ステムメモリへの継続的なアクセスを提供する。ストリ
ーミングとは同じアドレスへのデータ転送のことであ
り、異なるアドレスへのデータ転送よりも高速に達成す
ることができる。
【００４９】図４の論理がストリーミングデータ動作を
行なっていることを検出し、ＦＩＦＯバッファ１２５Ｃ
又は１２５Ｄが１６バイトのバッファされた書き込みデ
ータパケットで満杯になると、ロック信号が活性化さ
れ、バースト書き込みシーケンスがシステムバス７６を
介してシステムメモリに対して開始される。このシーケ
ンスは、Ｉ／Ｏ装置２８がストリーミングシーケンスを
終了するまで、又はＦＩＦＯバッファにデータが残って
いない状態になるまで、アクティブに保持される。同様
に、ストリーミングデータ読み出しシーケンスの検出時
に、ロック信号は活性化され、バースト読み出しシーケ
ンスをシステムメモリに対して開始して、ＦＩＦＯに余
裕がある限り、又はＩ／Ｏ装置２８がストリーミングシ
ーケンスを終了するまで、アクティブの状態に保持され
る。ストリーミング読み出し又は書き込みに応答したバ
ス制御論理１２８は、３ビットレジスタ１３０内の０−
０−１レジスタ内容をプログラムすることによって規定
される。したがって、３ビットレジスタを０−０−１に
プログラムすると、アンドゲート１３４はこのレジスタ
の内容を復号し、オプション１イネーブル線１４２をハ
イ（ＨＩＧＨ）にする。Ｉ／Ｏバス３２を制御する特定
のＩ／Ｏ装置２８がストリーミングモードでデータの書
き込み又は読み出しを行なっていることをバスインター
フェースユニット６４が検出する時は常に、線１４４も
ハイとなる。線１４２及び１４４は、この期間ハイなの
で、オアゲート１３８の出力１４６がハイの時は常に、
アンドゲート１３６はラッチ１３２をセットしてロック
信号１４０を出力する。
【００５０】オアゲート１３８の出力１４６がハイにな
るのは、（ｉ）Ｉ／Ｏバス３２を制御しているＩ／Ｏ装
置２８がストリーミングデータ読み出し要求（読み出し
動作）を発した時、又は（ｉｉ）ＦＩＦＯ１２４の１６
バイトバッファ１２５Ｃ又は１２５Ｄのいずれかが満杯
の時（書き込み動作）である。これらの場合のいずれか
において、そして、先に説明したように線１４２及び１
４４がハイの時、ラッチ１３２はメモリ制御器にロック
信号１４０を供給することによって、システム制御器５
８の裁定体系を無効化する。Ｉ／Ｏ装置２８がストリー
ミングモードでの読み出し又は書き込みデータをもはや
送信していないことを示したときはいつでも、線１４８
はハイとなり、これによってラッチ１３２をリセット
し、効果的に図４の論理をディスエーブルする。
【００５１】図５を参照すると、オプション２（上述の
第５の状態に関連する）を実施するためのバス−バス制
御論理は、各々読み出し及び書き込みサイクルに対して
別個の論理経路によって独立に制御されるクロック駆動
型Ｓ−Ｒラッチ１５０及び１５２を備えている。これら
クロック駆動型ラッチ１５０、１５２のいずれかがセッ
トされている時は常に、ロック信号１４０はイネーブル
され、メモリ制御器５８へ出力される。これらのラッチ
はＲ−入力を活性化することによってリセットされ、こ
れによってこれらのラッチがロック信号を出力できない
ようにする。
【００５２】先に掲げた第５の状態では、（ｉ）システ
ムバス７６を介してシステムメモリに書き込まれるより
も高速に、データがＩ／Ｏ制御器２８によって、Ｉ／Ｏ
バスを介してバスインターフェースユニット６４に書き
込まれているか、又は（ｉｉ）バスインターフェースユ
ニットがシステムメモリからデータを事前に取り出すこ
とができるよりも高速に、データがＩ／Ｏ制御器２８に
よってバスインターフェースユニット６４から読み取ら
れている。Ｉ／Ｏ制御器がデータをあまりに高速に書き
込んでいると、残留データがＦＩＦＯバッファ１２５Ａ
−１２５Ｄに蓄積し始める。ＦＩＦＯバッファの空間の
半分以上がこのような残留データを含むことになると、
ロック信号１４０がラッチ１５２によって発せられ、シ
ステムメモリへの原子的転送（ａｔｏｍｉｃ ｔｒａｎ
ｓｆｅｒ）を行なせる。Ｉ／Ｏ制御器２８がＩ／Ｏバス
３２を介してバスインターフェースユニット６４から余
りに速くデータを読み取っていると、ＦＩＦＯバッファ
１２５Ａ又は１２５Ｂは空らになる。これは、バッファ
１２５Ｃ及び１２５Ｄには、使用可能な事前に取り出さ
れた連続データが枯渇していることを意味する。こうし
て、ロック信号１４０はラッチ１５０によって出力さ
れ、バスインターフェースユニットはバッファ１２５
Ｃ、１２５Ｄにデータを事前に取り出す。したがって、
少なくともＦＩＦＯバッファ１２４の半分は事前に取り
出されたデータで満杯の状態で保持される。
【００５３】第５の状態に応答したバス制御論理は、３
ビットレジスタ３１０の１−０−０レジスタ内容をプロ
グラムすることによって規定される。したがって、この
３ビットレジスタを１−０−０にプログラムすると、ノ
アゲート１５４は、このレジスタの内容を復号し、オプ
ション２イネーブル線１５６をハイにする。オプション
２イネーブル線１５６は、制御論理がデータ読み出し動
作（図５の論理の上半分）及びデータ書き込み動作（図
５の論理の下半分）の両方に応答することを可能にする
のに用いられる。
【００５４】書き込み動作の間、バッファ１２５Ａ〜１
２５Ｄの少なくとも２つが満杯である限り、オアゲート
１５８の出力１５６もハイとなる。典型的には、これ
は、バッファ１２５Ａ又は１２５Ｂのいずれかが既に満
杯であって、データをバッファ１２５Ｃ又は１２５Ｄへ
それぞれ転送してあり、他のバッファ１２５Ａ又は１２
５Ｂが満杯になりつつあることを意味する。この場合、
データはバッファ１２５Ｃ又は１２５Ｄのいずれか或は
両方にあり、直ちにシステムメモリに書き込むことがで
きる。線１５６及び１５８がハイの時、アンドゲート１
６２はラッチ１５２をセットし、ラッチ１５２はメモリ
制御器５８ロックに信号１４０を出力する。ロック信号
は、アンドゲート１６４の出力によってラッチ１５２の
Ｒ−入力がハイに駆動されるまでアクティブ状態を維持
する。両方のバッファ１２５Ｃ及び１２５Ｄが空らの場
合、アンドゲート１６４の出力はハイとなり、これによ
って、これらのバッファからシステムメモリにデータを
直ちに書き込む必要はないことが示される。
【００５５】読み出し動作の期間には、ラッチ１５０が
アンドゲート１６６のハイ出力によってセットされる
と、ラッチ１５０はロック信号をメモリ制御器１５８に
出力する。アンドゲート１６６の出力がハイに駆動され
るのは、（ｉ）オプション２がアクティブであるため
に、線１5６がハイとなっている時、（ｉｉ）バスイン
ターフェースユニット６４がシステムメモリからの読み
出しを検出したことによって、線１６８がハイとなって
いる時、及び（ｉｉｉ）バッファ１２５Ａ又は１２５Ｂ
のいずれかが空らとなった時にナンドゲート１７２によ
って線１７０がロー（ＬＯＷ）に駆動された時である。
この場合、ロック信号が発生される。これは、バッファ
１２５Ａ又は１２５Ｂのいずれかが空らになると、バッ
ファ１２５Ｃ又は１２５Ｄの内容も空らになり、バッフ
ァ１２５Ｃ又は１２５Ｄのいずれかにシステムメモリか
らの先取りされた連続データのための余裕を残しておく
からである。
【００５６】読み出し動作におけるロック信号は、ラッ
チ１５０のＲ−入力がオアゲート１７４によって活性化
されるまでアクティブ状態に維持される。オアゲート１
７４は、（ｉ）バスインターフェースユニット６４がシ
ステムメモリからの読み出しがないことを検出した時、
或は（ｉｉ）バッファ１２５Ｃ又は１２５Ｄのいずれか
が満杯で、バッファ１２５Ａ及び１２５Ｂのいずれも空
らでない時には常に、ハイに駆動される。これら２つの
いずれの場合でも、ロック信号は不要であり、したがっ
て、ラッチ１５０がリセットされる。システムメモリ２
４及び２６へのアクセスはメモリ制御器５８によって実
施される通常の裁定体系の下で制御される。
【００５７】
【発明の効果】以上、実施例を参照して詳細に説明した
ところから明らかなとおり、この発明によれば、異なる
転送速度及び異なるモーで効果的且つ効率的にデータを
転送する、システムバスとＩ／Ｏバスとの間の効率的な
データバッファが提供され、こうしたデータバッファは
デュアルバスアーキテクチャを有するコンピュータに好
適である。
【図面の簡単な説明】
【図１】本発明の原理にしたがって構成されたバスイン
ターフェースユニットを組み込んだコンピュータシステ
ムの概略ブロック図。
【図２】図１のコンピュータシステムのバスインターフ
ェースユニットの概略ブロック図。
【図３】図２のバスインターフェースユニットのＦＩＦ
Ｏバッファの概略ブロック図。
【図４】図３のバス−バスペーシング論理の実施例の１
つを実施するために用いられる制御論理の回路図。
【図５】図３のバス−バスペーシング論理の別の実施例
を実施するために用いられる制御論理の回路図。
【符号の説明】
１０ コンピュータシステム １２ システムボード １４ プロセッサ複合体 １６ プロセッサ部 １８ ベース部 ２４、２６ インターリーブ型システムメモリ ２８ 入出力（Ｉ／Ｏ）装置 ３０ メモリバス ３２ Ｉ／Ｏバス ４０ スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ） ４２ キャッシュ制御モジュール ４４ 周波数制御モジュール ４６ 双方向アドレスバッファ ４８ 双方向データバッファ ６０ 直接メモリアクセス（ＤＭＡ）制御器 ６２ バス裁定制御点（ＣＡＣＰ）回路 ６４ バスインターフェースユニット ６６ バッファ／エラー訂正コード（ＥＣＣ）回路 ６８ ドライバ回路 ７４ バッファ回路 ７６ システムバス １０６ システムバス−Ｉ／Ｏバス変換論理 １０８ Ｉ／Ｏバス−システムバス変換論理 １２２ システムバス制御器インターフェース １２４ ＦＩＦＯバッファ １２６ Ｉ／Ｏバススレーブインターフェース １２８ バス制御論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベチャラ・ファウアッド・ボウリー アメリカ合衆国33434、フロリダ州 ボ カ・ラトン、ノース・ウエスト・トゥエン ティーエイス・アベニュー 3008番地 (72)発明者 シャーウッド・ブラノン アメリカ合衆国33487、フロリダ州 ボ カ・ラトン、ウエスト・カントリー・クラ ブ・ブールヴァード 7360番地 (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、サウスウエスト・フィフス・ ストリート 1069番地

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）システムメモリと、 （ｂ）システムメモリへのアクセスを制御するためのメ
    モリ制御器であって、前記システムメモリ制御器とメモ
    リバスで接続されたメモリ制御器と、 （ｃ）前記メモリ制御器に結合された中央処理ユニット
    であって、前記メモリバスを介して前記システムメモリ
    と、データの読み出し及び書き込みを行なうことができ
    る中央処理ユニットと、 （ｄ）システムバスによって前記メモリ制御器と接続さ
    れたバスインターフェースユニットと、 （ｅ）入出力バスによって前記バスインターフェースユ
    ニットに接続された少なくとも１つの入出力装置と、を
    具備し、前記バスインターフェースユニットが双方向デ
    ータ記憶ユニットを備えており、読み出し及び書き込み
    動作の間、前記システムバスと前記入出力バスとの間で
    転送されるデータの一時記憶を行うことを特徴とするコ
    ンピュータシステム。
  2. 【請求項２】 請求項１に記載のコンピュータシステム
    であって、前記データ記憶ユニットは、データ転送の異
    なる帯域で動作し且つ入出力バス又はシステムバスに結
    合された装置に応答することを特徴とするコンピュータ
    システム。
  3. 【請求項３】 請求項１に記載のコンピュータシステム
    であって、前記データ記憶ユニットは、少なくとも２対
    のバッファを備えており、前記バッファの双方を読み出
    し及び書き込み動作の双方に用いることを特徴とするコ
    ンピュータシステム。
  4. 【請求項４】 コンピュータシステムにおいてシステム
    メモリへのアクセスを制御する方法であって、 （ａ）システムバスに結合されていて中央処理ユニット
    と入出力バスに結合された入出力装置との間で裁定を行
    なうメモリ制御器を設け、前記中央処理ユニットと前記
    入出力装置のどちらにシステムメモリへのアクセスを付
    与して前記システムメモリに対して読み出し及び書き込
    み動作を行なわせるかを決定するステップと、 （ｂ）前記システムバスと前記入出力バスとの間にバス
    インターフェースユニットを設けて、それらの間でデー
    タを伝えるステップと、 （ｃ）前記データが一方のバスから転送されている時、
    及び、他方のバスにそのデータが転送される前に、前記
    システムバスと前記入出力バスとの間で転送されている
    データを一時記憶するステップと、を備えることを特徴
    とする方法。
  5. 【請求項５】 請求項４に記載の方法であって、前記バ
    スインターフェースユニットは、前記システムバスと前
    記入出力バスとの間で転送されているデータを一時記憶
    する双方向記憶ユニットを備えていることを特徴とする
    方法。
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