JPH05242014A - コンピュータシステムおよびそのシステムメモリへのアクセスを制御する方法 - Google Patents

Abstract

(57)【要約】 【目的】 Ｉ／Ｏデバイスとローカルデバイス間のメモ
リバス制御を最適化する調停ロジックを設けた、二重バ
ス・コンピュータシステムのバスインタフェースユニッ
トを提供する。 【構成】 メモリバス３０によるシステムメモリ２４，
２６へのアクセスを制御するメモリ制御装置５８に設け
られた調停ロジックはＣＰＵ３８とＩ／Ｏデバイス２８
のいずれかがメモリバスを介してシステムメモリへのア
クセスを許可されるべきかを決めるためにＣＰＵとＩ／
Ｏデバイスの間を調停する。バスインタフェースユニッ
ト６４に設けられたロジックは、一連の所定の動作条件
に応答してメモリ制御装置の調停ロジックをオーバライ
ドし、システムメモリへの専用アクセスをＩ／Ｏデバイ
スに許可する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は二重バスアーキテクチャ
・コンピュータシステムにおけるバス対バスインタフェ
ースに関し、特に、それぞれがシステムメモリにアクセ
スしようと競合している中央処理装置と入力／出力デバ
イスとの間を調停するバス対バスインタフェースデバイ
スとその方法とに関する。

【０００２】

【従来の技術】一般的にコンピュータシステムにおいて
は、特にパーソナルコンピュータシステムにおいては、
データは、例えば中央処理装置（ＣＰＵ）、メモリデバ
イスおよび直接メモリアクセス（ＤＭＡ）制御装置との
間で転送される。さらに、データは例えば入力／出力
（Ｉ／Ｏ）デバイスのような拡張要素の間や、これらＩ
／Ｏデバイスと各種のシステムデバイスとの間で転送さ
れる。Ｉ／Ｏデバイスとシステムデバイスとは、数個の
ソースのいずれかから数個の宛先のいずれかまで情報が
それに沿って伝送される一連の導体を備えるコンピュー
タバスを介して相互に通信する。システムデバイスやＩ
／Ｏデバイスの多くは、バス制御装置（即ちコンピュー
タシステムを制御しうるデバイス）やバススレーブ（即
ちバス制御装置によって制御される要素）として使用す
ることができる。

【０００３】１個以上のバスを有するパーソナルコンピ
ュータシステムは公知である。典型的には、ＣＰＵがキ
ャッシュメモリあるいはメモリ制御装置と通信するロー
カルバスが設けられている。また、例えばＤＭＡ制御装
置のようなシステムデバイスあるいはＩ／Ｏデバイスが
メモリ制御装置を介してシステムメモリと通信するシス
テムＩ／Ｏバスが設けられている。システムＩ／Ｏバス
は、システムバスと、バスインタフェースユニットによ
り接続されたＩ／Ｏバスとを備える。Ｉ／Ｏデバイスは
Ｉ／Ｏバスを介して相互に通信する。Ｉ／Ｏデバイスは
システムメモリのようなシステムバスデバイスとの通信
を典型的に要求される。そのような通信は、バスインタ
フェースユニットを経てＩ／Ｏバスとシステムバスの双
方を介して行われる必要がある。

【０００４】二重バスアーキテクチャ・コンピュータシ
ステムにおけるＣＰＵのようなローカルバスデバイスと
システムＩ／Ｏデバイスとはメモリ制御装置を介してシ
ステムメモリへのアクセスについて競合する。システム
バスデバイスとＩ／Ｏデバイスとはシステムバスを介し
てメモリ制御装置にアクセスする。ＣＰＵはローカルバ
スを介してメモリ制御装置にアクセスする。メモリバス
を介してシステムメモリにアクセスする前に、これらの
競合しているデバイスはまずメモリ制御装置の制御を獲
得する必要がある。高速データ転送においては、システ
ムＩ／Ｏバスデバイスとローカルバスデバイスとがメモ
リバス制御装置の制御を同時に要求することがしばしば
ありうる。高速Ｉ／Ｏデバイスとマイクロプロセッサと
はシステムメモリに高い要求を課し、相互間の競合が生
じ、これによりシステムの性能を低下させる。このよう
に、コンピュータシステムは、ローカルバスデバイスま
たはシステムＩ／Ｏバスデバイスがシステムメモリにア
クセスすべきか否かを決めるスキーム即ち調停を行う必
要がある。

【０００５】典型的な調停スキームは先入れ先出しベー
ス（first come, first served basis）でシステムバス
の制御を許可するアービタを含む。このように、Ｉ／Ｏ
バスデバイスとローカルデバイスの双方がシステムメモ
リにアクセスを要求する場合、制御リクエストを伝送す
る最初のデバイスがデバイスメモリ制御装置の制御を許
可される。メモリバス制御装置として作用している特定
の装置がメモリバスを介してシステムメモリにデータシ
ーケンスを読み出したり、あるいは書込みを終った後、
待機しているデバイスがメモリ制御装置の制御を許可さ
れる。このプロセスは、例えばＣＰＵやシステムのよう
なローカルバスである限り無限に継続する。Ｉ／Ｏデバ
イスは、メモリ制御装置の制御に対する保留のリクエス
トを有している。

【０００６】種々のＩ／Ｏデバイスバス制御装置が種々
速度でのシステムメモリからの読出しや、それへの書込
みを管理する。ある高速Ｉ／Ｏデバイスは、バスインタ
フェースユニットがシステムバスを介してデータを再伝
送するのと同じ速さでデータをＩ／Ｏバスを介してバス
インタフェースユニットに伝送することができる。これ
らの高速デバイスは、システムメモリにおいて隣接する
アドレスを有する一連のデータシーケンスあるいはパケ
ットによるデータをしばしば伝送する。前述した典型的
な調停スキームでは、もしローカルバスがこれらの多数
のパケット伝送の中の１つの伝送の間システムバスの制
御に対する保留のリクエストを有しているとすれば、Ｉ
／Ｏデバイスにより最初のパケットが伝送されると直ち
にアービタはローカルデバイスに対するメモリバスの制
御を許可する。ローカルバスデバイスがその動作を終了
した後、メモリバスの制御は再びＩ／Ｏデバイスに許可
される。

【０００７】このタイプのスキーム動作は、典型的に
は、例えばＣＰＵやＩ／Ｏデバイスのようなローカルバ
スデバイスがシステムメモリの種々の領域において動作
するので非効率的である。このように、ＣＰＵとＩ／Ｏ
デバイスとの間で、典型的には各一連の動作に伴い、メ
モリバスの制御を前後に許可する場合、メモリアドレス
はメモリの異なるページに当てられており、より長いメ
モリアクセス時間を要する。もし前述のように、Ｉ／Ｏ
デバイスがシステムメモリに対して、そのメモリに隣接
するアドレスを有する大きいブロックのデータを読取っ
たり、あるいは書込んでいるとすれば、メモリバスの制
御をＣＰＵに対して解放する前にＩ／Ｏデバイスがその
データの多数のパケット転送を完了できれば有利であ
る。

【０００８】このように、メモリ制御装置は、メモリへ
のアクセスがＣＰＵに許可される前に、隣接する位置に
おいて（即ち、情報の同じ「ページ」において）システ
ムメモリへの多数転送を読取り、あるいは書込むことが
できる。システムメモリとＩ／Ｏデバイスとの間におけ
る第２、およびその後のデータ転送に要する時間は、シ
ステムメモリの同じページにアドレスされるとメモリア
クセスが適正化されるため最小とされる。システムメモ
リとＩ／Ｏデバイスとの間の最後のデータ転送が完了す
ると、ＣＰＵは、その読取り、あるいは書込み動作を完
了するためメモリバスの制御が許可される。全体的にそ
のようなシステム動作によりデータ転送時間が節約され
る。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は、Ｉ／Ｏバスに位置するＩ／Ｏデバイスと、ローカル
バスに位置するローカルデバイスとの間のメモリバスの
制御を最適化するに要する調停ロジックを設けた二重バ
スアーキテクチャ・コンピュータシステムにおけるバス
インタフェースユニットを提供することである。

【００１０】

【課題を解決するための手段】本発明によれば、二重バ
スアーキテクチャを有するコンピュータに対するバス対
バス制御ロジックシステムと方法とが提供される。ロジ
ックはコンピュータにおいてＩ／Ｏバスとシステムバス
との中間に位置するバスインタフェースユニットに組み
込まれたアルゴリズムによって実行される。ロジック
は、中央処理装置とＩ／Ｏデバイスとの間で調停し、い
ずれに対してシステムメモリへのアクセスの優先度を与
えるべきかを決定する。ロジックは、システムメモリへ
のＩ／Ｏデバイスのアクセスを優先させるため通常のメ
モリ制御装置調停スキームに対するオーバライドとして
作用する制御信号を出力する。

【００１１】制御ロジックは、システムメモリへのＩ／
Ｏデバイスのアクセスを動的に制御することによりシス
テムメモリへデータを出入りさせるＩ／Ｏバスの能力を
向上させるために使用される。Ｉ／Ｏバスを制御するＩ
／Ｏデバイスのシステムメモリに対するアクセスをある
所定条件下にロックすることによりシステム性能が向上
する。このように、バス制御ロジックは、Ｉ／Ｏ制御装
置の速度をシステムメモリのデータ転送能力に最適に適
合させる。システムバスは、データが１６バイトの情報
パケットで転送されるバーストプロトコルを支援する。
Ｉ／Ｏバスは、Ｉ／Ｏバスを制御するＩ／Ｏデバイスの
タイプに応じて、１，２あるいは４バイト帯域幅でのデ
ータ転送を扱う。

【００１２】システムメモリへの優先アクセスがＩ／Ｏ
デバイスに許可される所定の条件は以下の通りである。
（１）Ｉ／Ｏバスを制御するＩ／Ｏデバイスによる読取
りリクエストがシステムメモリにおける事前定義の１６
バイトアドレス境界と整合していない。（２）Ｉ／Ｏバ
スを制御しているＩ／Ｏデバイスが読取りサイクルと共
に書込みサイクルに直ちに続く。（３）Ｉ／Ｏバスを制
御するＩ／Ｏデバイスがデータ転送サイクルを完了す
る。（４）Ｉ／Ｏバスを制御するＩ／Ｏデバイスがスト
リーミングモードでデータを読取り、あるいは書き取
る。あるいは、（５）バスインタフェースユニットにお
けるバッファスペースの半分以上がすでに、システムメ
モリに書込むべきデータで一杯か、あるいはバッファス
ペースの半分以下が、システムメモリから読み出すべき
先取りされたデータで未だ一杯になっていない。

【００１３】本発明の好適実施例においては、バス対バ
ス制御ロジックは３種類のモードで動作する。これら３
つのモードのうちの第１のモードは省略時モードであっ
て、上記の最初の３条件に対するバス制御のペーシング
を決定する。第２のモード（オプション１）は前記の第
４の条件に対するペーシングを決定する。第３のモード
（オプション２）は前述の第５の条件に対するペーシン
グを決定する。本システムのユーザは、システムが自動
的に提供する省略時ペーシングモードに加えていずれか
のペーシングモード（オプション１またはオプション
２）を選択することができる。この選択はバスインタフ
ェースユニットにおけるプログラム可能レジスタの中味
をプログラムすることにより行われる。

【００１４】省略時条件の中の第１の条件の下では、Ｉ
／Ｏデバイスは、特定の１６バイトのパケット境界と整
合していないシステムメモリの読取りをリクエストす
る。この不整合を補償するために、システムメモリに対
するＩ／Ｏデバイスのアクセスは、１６バイトの境界に
達するよう十分なデータが自動的に先取りされるまでロ
ックされる。１６バイト以下のこの読取りデータは次に
Ｉ／Ｏバスのタイミングに対して同期化され、Ｉ／Ｏデ
バイス制御装置がデータを読取り始める。次に、バスイ
ンタフェースユニットが次の隣接する１６バイトのパケ
ットを先取りする。この１６バイトのパケットは事前定
義の境界において始まるので、１６バイトのバースト転
送は可能である。

【００１５】第２の条件下では、Ｉ／Ｏデバイスが書込
み転送から読取りリクエストに変更されるとき、バスイ
ンタフェースユニットのバッファスペースに残留バッフ
ァ済み書込みデータが存在しうる。一旦、Ｉ／Ｏデバイ
スバス制御装置が書込みから読取りに変わると、バス制
御ロジックはサイクルの終りが発生したこと、バッファ
スペースに記憶すべき書込みデータがもはや無いこと、
および読取りデータがシステムメモリからリクエストさ
れつつあることを検出する。それ以上の隣接した書込み
データが直ちに来ていないことが既知であるので、バッ
ファされたデータはシステムメモリに書込まれ、読取り
データは１アトミック・オペレーション（atomic opera
tion）においてシステムメモリから先取りされる。

【００１６】第３の条件下では、データ転送サイクルの
後Ｉ／Ｏ制御装置がＩ／Ｏバスの制御を放棄すると、バ
スインタフェースユニットのバッファスペースには残留
バッファ済みデータも存在しうる。この場合、そのよう
な残留データは自動的にシステムメモリに書込まれる。
バッファスペースの半分以上がそのような残留データを
含む場合、Ｉ／Ｏデバイス制御装置がＩ／Ｏバスの制御
を放棄するや否や、バス制御ロジックはメモリ制御装置
に対して信号を発生し、長さが１転送を上回る（即ち１
６バイトより大きい）バッファ中のデータはシステムメ
モリに書込む必要のあることを示す。従って、バッファ
されたデータはシステムバスを介してシステムメモリへ
のアクセスが提供される。

【００１７】（前述の第４の条件に係わる）オプション
１を実行するバス制御ロジックはクロックされたＳ−Ｒ
ラッチを含み、そのクロックされたＳ−Ｒラッチはメモ
リ制御装置に対してロック信号を提供する。Ｉ／Ｏデバ
イスがストリーミングモードにおいてシステムメモリに
データを読取り、あるいは書込みをしているとき、ロッ
ク信号は、システムメモリに対する継続したアクセス
を、Ｉ／Ｏバスを制御しているＩ／Ｏデバイスに提供す
る。ストリーミングデータ書込み動作を検出し、かつバ
スインタフェースユニットのバッファの１個がバッファ
されたデータで一杯であると、ロックされたバースト書
込みシーケンスが、システムバスを介してシステムメモ
リに対して開始され、Ｉ／Ｏデバイスがストリーミング
シーケンスを終了するまで、あるいはバッファスペース
にデータが何ら残っていないようになるまで活動状態の
ままである。同様にストリーミングデータ読取り動作を
検出すると、ロックされたバースト読取りシーケンス
は、システムメモリに対して開始され、バッファスペー
スに余地がある限り、あるいはＩ／Ｏデバイスがストリ
ーミングシーケンスを終了するまで活動状態のままであ
る。

【００１８】（前述した第５の条件に係わる）オプショ
ン２を実行するバス制御ロジックは、それぞれメモリ制
御装置にロック信号を出力するラッチを備える個別のロ
ジック回路を含む。バスインタフェースユニットのバッ
ファスペースの半分以上がシステムメモリに書込むべき
データですでに一杯である場合、あるいはシステムメモ
リから読取るべき先取りしたデータでバッファスペース
の半分以下をまだ一杯にすべき場合、ロック信号は、Ｉ
／Ｏバスを制御しているＩ／Ｏデバイスに、システムメ
モリに対する継続したアクセスを提供する。

【００１９】

【実施例】図１において、全体的に１０で示すコンピュ
ータシステムはシステムボード１２とプロセッサ複合体
１４とを含む。プロセッサ複合体１４は、プロセッサ部
分１６と、ローカルバスコネクタ２２を介してプロセッ
サローカルバス２０に接続されたベース部分１８とを含
む。プロセッサ部分１６は５０ＭＨｚで動作し、ベース
部分１８は４０ＭＨｚで動作する。

【００２０】システムボード１２は、インタリーブした
システムメモリ２４，２６と入力／出力（Ｉ／Ｏ）デバ
イス２８とを含む。メモリ２４，２６とプロセッサ複合
体１４との間の通信はメモリバス３０によって扱われ、
Ｉ／Ｏデバイス２８とプロセッサ複合体１４との間の通
信はＩ／Ｏバス３２によってなされる。Ｉ／Ｏデバイス
２８とメモリ２４，２６との間の通信はＩ／Ｏバス３
２、システムバス７６およびメモリバス３０によって扱
われる。Ｉ／Ｏバス３２はＭＩＣＲＯ ＣＨＡＮＮＥＬ
（登録商標）コンピュータアーキテクチャに適合すれば
よい。メモリバス３０とＩ／Ｏバス３２とはプロセッサ
複合体のコネクタ３４を介してプロセッサ複合体のベー
ス部分１８に接続されている。メモリ拡張デバイスのよ
うなＩ／Ｏデバイスは、Ｉ／Ｏバス３２を介してコンピ
ュータシステム１０に接続することができる。システム
ボード１２も、通常の動作の間コンピュータシステム１
０によって用いることのできる従来のビデオ回路、タイ
ミング回路、キーボード制御回路および割込み回路（そ
れらはいずれも図示していない）を含んでもよい。

【００２１】プロセッサ複合体１４のプロセッサ部分１
６は、好適実施例においては商品番号ｉ４８６としてイ
ンテル社（Ｉｎｔｅｌ，Ｉｎｃ．）から市販されている
３２ビットのマイクロプロセッサである中央処理装置
（ＣＰＵ）３８を含む。プロセッサ部分１６はまた、ス
タテイックランダムアクセスメモリ（ＳＲＡＭ）４０、
キャッシュ制御モジュール４２、周波数制御モジュール
４４、アドレスバッファ４６およびデータバッファ４８
を含む。ローカルバス２０は、データ情報パス５０、ア
ドレス情報パス５２および制御情報パス５４を含む。デ
ータ情報パス５０は、ＣＰＵ ３８、ＳＲＡＭ ４０お
よびデータバッファ４８の間に設けられている。アドレ
ス情報パス５２は、ＣＰＵ ３８、キャッシュ制御モジ
ュール４２およびアドレスバッファ４６の間に設けられ
ている。制御情報パス５４は、ＣＰＵ ３８、キャッシ
ュ制御モジュール４２、および周波数制御モジュール４
４の間に設けられている。さらに、アドレス情報パス５
２および制御情報パス５４はキャッシュ制御モジュール
４２とＳＲＡＭ ４０との間に設けられている。

【００２２】ＳＲＡＭ ４０は、システムメモリ２４あ
るいは２６のいずれかから、あるいはＩ／Ｏデバイス２
８に位置した拡張メモリからのメモリ情報を短時間記憶
することによりキャッシュ機能を提供する。キャッシュ
制御モジュール４２は、メモリ２４，２６のアドレス位
置を記憶するランダムアクセスメモリ（ＲＡＭ）５６を
組み入れている。ＣＰＵ ３８は、ＳＲＡＭ ４０にキ
ャッシュされた情報をローカルバス２０を介して直接ア
クセスすることができる。周波数制御モジュール４４
は、５０ＭＨｚプロセッサ部分１６の動作を４０ＭＨｚ
ベース部分１８のそれと同期化し、またバッファ４６，
４８の動作を制御する。したがって、周波数制御モジュ
ール４４は、バッファ４６，４８によって情報が捕捉さ
れるとき、あるいはこれらのバッファに記憶された情報
が重ね書きされるときを検出する。バッファ４６，４８
は、メモリ２４，２６からの２個の書込みが同時にそこ
に記憶されるように構成されている。バッファ４６，４
８は、双方向性、即ち、ＣＰＵ ３８によって提供され
る情報やＣＰＵに提供される情報をラッチすることがで
きる。バッファ４６，４８が双方向性であるので、プロ
セッサ複合体１４のプロセッサ部分１６は標準的なベー
ス部分１８を保ちながら交換あるいはアップグレードす
ることができる。

【００２３】ベース部分１８は、メモリ制御装置５８、
直接メモリアクセス（ＤＭＡ）制御装置６０、中央調停
制御点（ＣＡＣＰ）回路６２、バスインタフェースユニ
ット６４、およびバッファ／エラー修正コード（ＥＣ
Ｃ）回路６６を含む。ベース部分１８はまた、ドライバ
回路６８、読出し専用メモリ（ＲＯＭ）７０、自己検査
回路７２およびバッファ７４を含む。システムバス７６
は、データ情報パス７８、アドレス情報パス８０および
制御情報パス８２を含む。データ情報パスは、バッファ
７４をバスインタフェースユニット６４と、バスインタ
フェースユニット６４をＤＭＡ制御装置６０並びにバッ
ファ／ＥＣＣ回路６６と、バッファ／ＥＣＣ回路６６を
システムメモリ２４，２６に接続する。アドレス情報パ
スと制御情報パスとは、それぞれメモリ制御装置５８を
ＤＭＡ制御装置６０およびバスインタフェースユニット
６４に、バスインタフェースユニット６４をバッファ７
４に接続する。

【００２４】メモリ制御装置５８は、ＣＰＵローカルバ
ス２０とシステムバス７６の双方に位置し、ＣＰＵ ３
８、ＤＭＡ制御装置６０あるいは（Ｉ／Ｏデバイス２８
の代りに）バスインタフェースユニット６４に、メモリ
バス３０を介してシステムメモリ２４，２６へのアクセ
スを提供する。メモリ制御装置５８はメモリバス３０を
介してシステムメモリサイクルをシステムメモリ２４，
２６へ開始させる。システムメモリサイクルの間、ＣＰ
Ｕ ３８、ＤＭＡ制御装置６０および（Ｉ／Ｏデバイス
２８の代りに）バスインタフェースユニット６４のいず
れかはメモリ制御装置５８を介してシステムメモリ２
４，２６へのアクセスを有する。ＣＰＵ３８は、ローカ
ルバス２０、メモリ制御装置５８およびメモリバス３０
を介してシステムメモリと通信し、一方ＤＭＡ制御装置
６０あるいは（Ｉ／Ｏデバイス２８の代りに）バスイン
タフェースユニット６４はシステムバス７６、メモリ制
御装置５８およびメモリバス３０を介してシステムメモ
リにアクセスする。

【００２５】ＣＰＵ ３８からＩ／Ｏバス３２への読出
し、あるいは書込みサイクルに対して、アドレス情報は
システムメモリアドレス境界に対してチェックされる。
もしアドレス情報がＩ／Ｏ拡張メモリアドレスあるいは
Ｉ／Ｏポートアドレスに対応するとすれば、メモリ制御
装置５８は、Ｉ／Ｏバス３２にわたって（バスインタフ
ェースユニット６４を介して）Ｉ／Ｏデバイス２８によ
りＩ／ＯメモリサイクルあるいはＩ／Ｏポートサイクル
を開始する。ＣＰＵからＩ／Ｏメモリサイクルあるいは
Ｉ／Ｏポートサイクルの間、メモリ制御装置５８に提供
されたアドレスが、システムバス７６からＩ／Ｏバス３
２まで、これら２個のバスの中間に位置するバスインタ
フェースユニット６４を介して伝送される。アドレスが
対応する拡張メモリを含むＩ／Ｏデバイス２８がメモリ
アドレスをＩ／Ｏバス３２から受け取る。ＤＭＡ制御装
置６０とバスインタフェースユニット６４とが、システ
ムメモリ２４，２６と、Ｉ／Ｏデバイス２８に組み込ま
れた拡張メモリとの間の情報の交換を制御する。ＤＭＡ
制御装置６０はまた、プロセッサ複合体１４の代りに３
種類の機能を提供する。まず、ＤＭＡ制御装置６０は、
ＤＭＡチャンネルを構成するために小さいコンピュータ
サブシステムの制御ブロック（ＳＣＢ）アーキテクチャ
を用いることにより、ＤＭＡチャンネルを構成するため
のプログラム化されたＩ／Ｏの使用の必要性を回避す
る。第２に、ＤＭＡ制御装置は、遅いメモリ拡張装置と
典型的に高速のシステムメモリとの間の転送を最適化す
るためのバッファリング機能を提供する。第３に、ＤＭ
Ａ制御装置６０は、８チャンネル、３２ビットの直接シ
ステムメモリアクセス機能を提供する。直接システムメ
モリアクセス機能を提供する場合、ＤＭＡ制御装置６０
は２モードのいずれかで機能しうる。第１のモードにお
いて、ＤＭＡ制御装置６０は、それが機能的にＣＰＵ
３８に対するスレーブであるプログラム化されたＩ／Ｏ
モードにおいて機能する。第２のモードにおいて、ＤＭ
Ａ制御装置６０自体は、それがＩ／Ｏバス３２を調停
し、かつ制御するシステムバスマスタとして機能する。
この第２モードの間、ＤＭＡ制御装置６０は先入れ先出
し（ＦＩＦＯ）レジスタ回路を用いている。

【００２６】ＣＡＣＰ回路６２は、ＤＭＡ制御装置、Ｉ
／Ｏデバイス制御装置および（もしＩ／Ｏデバイスをア
クセスするのであれば）ＣＰＵのアービタとして機能す
る。ＣＡＣＰ回路６２は、ＤＭＡ制御装置６０、メモリ
制御装置５８並びにＩ／Ｏデバイスから調停制御信号を
受け取り、どのデバイスがＩ／Ｏバス３２を制御しうる
か、および特定のデバイスがＩ／Ｏバスの制御し続ける
時間の長さを決定する。

【００２７】ドライバ回路６８は、メモリ制御装置５８
からシステムメモリ２４，２６へ制御情報およびアドレ
ス情報を提供する。ドライバ回路６８は、システムメモ
リ２４，２６を構築するために使用されるシングルイン
ライン・メモリモジュール（ＳＩＭＭ）の数に基きこの
情報をドライブする。このように、ドライバ回路６８
は、システムメモリ２４，２６のサイズに基きこれらの
システムメモリ２４，２６に提供される制御情報とアド
レス情報との信号強度を変える。

【００２８】バッファ回路７４は、プロセッサ複合体の
ベース部分１８とシステムボード１２との間の増幅と分
離とを行う。バッファ回路７４は、Ｉ／Ｏバス２４とバ
スインタフェースユニット６４との間の境界情報をリア
ルタイムで捕捉できるようにするバッファを用いてい
る。従って、もしコンピュータシステム１０が故障する
と、バッファ回路７４は、コンピュータの補修作業員に
よりアクセスされて、システムが故障していたときコネ
クタ３４に存在していた情報を決定することができる。

【００２９】ＲＯＭ７０は、パワーアップの際、拡張メ
モリからのデータをシステムにまず位置させることによ
りシステム１０を形成させる。ベース部分１８内の複数
の位置に接続された自己検査回路７２が複数の自己検査
の特徴を提供する。自己検査回路７２はバッファ回路７
４にアクセスして、故障状態が存在しているか否か決定
し、また、システム１０のパワーアップ時ベース部分１
８のその他の主要な要素を検査してシステムが動作しう
る状態になっているか決定する。

【００３０】図２には、図１に示すシステムのバスイン
タフェースユニット６４の概略ブロック図が示されてい
る。バスインタフェースユニット６４は、システムバス
７６とＩ／Ｏバス３２との間で双方向の高速インタフェ
ースを提供することにより本発明実行のための基盤を提
供する。

【００３１】バスインタフェースユニット６４は、シス
テムバスドライバ／レシーバ回路１０２、Ｉ／Ｏバスド
ライバ／レシーバ回路１０４、およびそれらの間で電気
的に接続された複数の制御ロジック回路を含んでいる。
ドライバ／レシーバ回路１０２は、システムバス７６か
ら受け取った信号を適当なバスインタフェースユニット
制御ロジック回路まで導き、かつバスインタフェースユ
ニット制御ロジック回路から信号を受け取り、その信号
をシステムバス７６まで導くステアリングロジックを含
む。Ｉ／Ｏバスドライバ／レシーバ回路１０４は、Ｉ／
Ｏバス３２から受け取った信号を適当なバスインタフェ
ースユニット制御ロジック回路まで導き、かつバスイン
タフェースユニット制御ロジック回路から信号を受け取
り、その信号をＩ／Ｏバス３２まで導くステアリングロ
ジックを含む。

【００３２】バスインタフェースユニット制御ロジック
回路はシステムバスからＩ／Ｏバスへの変換ロジック１
０６、Ｉ／Ｏバスからシステムバスへの変換ロジック１
０８、メモリアドレス比較ロジック１１０、エラー回復
支援ロジック１１２、およびキャッシュ・スヌーピング
（ｓｎｏｏｐｉｎｇ）ロジック１１４を含む。プログラ
ム化されたＩ／Ｏ回路１１６はまた、システムドライバ
／レシーバ回路１０２に電気的に結合されている。

【００３３】システムバスからＩ／Ｏバスへの変換ロジ
ック１０６は、ＤＭＡ制御装置６０あるいは（ＣＰＵ
３８の代りの）メモリ制御装置５８が、システムバスと
して作用してＩ／Ｏバス３２にアクセスすることにより
Ｉ／Ｏバス上でスレーブデバイスとして作用するＩ／Ｏ
デバイス２８と通信するに要する手段を提供する。変換
ロジック１０６は、システムバス７６の制御ライン、ア
ドレスラインおよびデータラインをＩ／Ｏバス３２上の
同様のラインに変換する。殆んどの制御信号および全て
のアドレス信号はシステムバス７６からＩ／Ｏバス３２
へ流れ、一方データ情報の流れは双方向性である。シス
テムバススレーブとして作用するロジックは、システム
バス７６をモニタし、Ｉ／Ｏバス３２に対して予定して
いるサイクルを検出する。そのようなサイクルを検出す
ると、システムバススレーブは、システムバス上の信号
のタイミングをＩ／Ｏバスタイミングに変換し、Ｉ／Ｏ
バス３２上でサイクルを開始し、サイクルが完了するの
を待機し、システムバス７６でのサイクルを終了する。

【００３４】Ｉ／Ｏバスからシステムバスへの変換ロジ
ック１０８は、システムバスアドレス発生回路１１８、
Ｉ／Ｏバス予期アドレス発生回路１２０、システムバス
制御装置インタフェース１２２、ＦＩＦＯバッファ１２
４、Ｉ／Ｏバススレーブインタフェース１２６およびバ
ス対バス・ペーシング制御ロジック１２８を含む。シス
テムバス制御装置インタフェース１２２は、４０ＭＨｚ
で動作する高性能の３２ビット（４バイト）ｉ４８６バ
ーストプロトコルを支援する。バーストモードにおいて
４，８および１６バイトのデータ転送と、非バーストモ
ードにおいて１から４バイトまでのデータ転送とが行わ
れる。Ｉ／Ｏバススレーブインタフェース１２６は、シ
ステムバス７６のスレーブデバイス向けの動作について
Ｉ／Ｏバス３２をモニタし、Ｉ／Ｏバス３２向けの動作
を無視する。Ｉ／Ｏバススレーブインタフェース１２６
がピックアップした全てのサイクルは、ＦＩＦＯバッフ
ァ１２４およびシステムバス制御装置インタフェース１
２２まで通される。

【００３５】Ｉ／Ｏバスからシステムバスへの変換ロジ
ック１０８はＩ／Ｏデバイス２８が、システムバス７６
をアクセスすることによりシステムメモリ２４，２６か
ら読み出したり、あるいはそれらへ書込むＩ／Ｏバス制
御装置として作用するに要する手段を提供する。これら
の動作のいずれかにおいて、Ｉ／ＯデバイスがＩ／Ｏバ
スを制御する。Ｉ／Ｏデバイスの速度で動作している非
同期Ｉ／Ｏバスインタフェース１２６により、バスイン
タフェースユニット６４は、メモリアドレスを復号化す
るため、かつ読取りあるいは書込みサイクルがシステム
メモリ２４あるいは２６用のものであることを決定する
ため、Ｉ／Ｏバス３２上のＩ／Ｏデバイス制御装置に対
するスレーブとして作用しうるようにされる。同時に、
システムバス制御装置インタフェース１２２は、バスイ
ンタフェースユニット６４がシステムバス７４での制御
装置として作用しうるようにする。メモリ制御装置５８
（図２）は、バスインタフェースユニット６４に対する
スレーブとして作用し、インタフェース６４にシステム
メモリから読み出したデータを提供するか、あるいはデ
ータをシステムメモリに書込む。システムメモリからの
読取り、あるいはそこへの書込みは、ＦＩＦＯバッファ
１２４を介して達成される。そのＦＩＦＯバッファ１２
４のブロック図を図３に示す。

【００３６】図３に示すように、ＦＩＦＯバッファ１２
４は、二重ポートを備える非同期性の双方向記憶装置で
あって、システムと、Ｉ／Ｏバス７６および３２との間
でデータ情報を一時的に記憶する。ＦＩＦＯバッファ１
２４は、４個の１６バイトバッファ１２５Ａ〜１２５Ｄ
と、ＦＩＦＯ制御回路１２３とを有する。４個のバッフ
ァ１２５Ａ〜１２５Ｄは、データをＩ／Ｏバス制御装置
およびシステムバススレーブへ、かつそこからバッファ
することによりＩ／Ｏバス３２とシステムバス７６とを
同時に動作させることができるようにする。ＦＩＦＯバ
ッファ１２４は、２個の３２バイトのバッファ（１２５
Ａ／１２５Ｂと１２５Ｃ／１２５Ｄ）として物理的に構
成されている。システムバス制御装置インタフェース１
２２とＩ／Ｏバススレーブインタフェース１２６とはそ
れぞれ一方の３２バイトのバッファを制御し、一方他方
の３２バイトのバッファはそれらに対してトランスペア
レントに動作する。３２バイトのバッファの双方共読取
り、および書込み動作に使用される。

【００３７】各ＦＩＦＯ １２４Ａ，１２５Ｂ，１２５
Ｃ，１２５Ｄは、各ＦＩＦＯに物理的に関連している
か、あるいは論理的に関連しているアドレスレジスタ・
セクションを有する。データがＩ／Ｏバス３２からＦＩ
ＦＯ １２５Ａまで転送されるにつれて、アドレスが隣
接しているとして、１６バイトのバッファが１６バイト
のデータで一杯になるまでデータは累積される。もし非
隣接アドレスがアドレス動作により検出されるとすれ
ば、ＦＩＦＯ １２５Ａは記憶されたデータをＦＩＦＯ
１２５Ｃまで転送し、同時にＦＩＦＯ １２５Ｂは新
しい非隣接アドレスからこのデータを受け取り始める。
ＦＩＦＯ １２５Ｂは、１６バイトのデータで一杯とな
るか、あるいは別の非隣接アドレスが検出されるまで丁
度ＦＩＦＯ１２５Ａのように継続する。次に、ＦＩＦＯ
１２５Ｂは記憶されたデータをＦＩＦＯ １２５Ｄま
で転送し、ＦＩＦＯ １２５Ａは再びデータを記憶し始
める。このように、非隣接アドレスデータの４個の１６
バイトブロックまで記憶することができる。

【００３８】さらに、２個の３２バイトのバッファを並
列に置くことにより、それらの間でデータの読取り、書
込みがトグルでき、そのため基本的に連続した読取り、
あるいは書込み機能を提供する。

【００３９】さらに、３２バイトのバッファを、他のＩ
／Ｏバス３２あるいはシステムバス２６に結合された２
個の１６バイトのバッファセクションに分割することに
より、クロッキングして記憶レジスタに出し入れする信
号に対する容量性ローディングに関連したＦＩＦＯの性
能に対するインパクトを最小にして記憶バッファの数を
増すことができる。このことが可能なのは、（並列に）
追加した２個のバッファ毎に容量性ローディングの半分
のみを各バスのクロック信号のローディングに追加する
からである。

【００４０】さらに、各レッグ（leg）において２個の
１６バイトのバッファを直列に置くことにより、例えば
読取り動作において１６バイトのバッファの一方がデー
タで一杯になると、他の平行のレッグがデータを累積し
ている間にデータをシリーズに他方の１６バイトのバッ
ファまで転送できる。従って、データの累積、あるいは
一方のバスから他方のバスまでのデータの転送のいずれ
においても時間の損失がない。

【００４１】ＦＩＦＯ １２４の動作を制御するための
ロジックはＦＩＦＯ制御回路１２３によって供給され
る。

【００４２】特定のＩ／Ｏデバイス２８は、１，２ある
いは４バイト（即ち、８，１６あるいは３２ビット）の
いずれかの帯域幅においてＩ／Ｏバスを介してシステム
メモリ２４または２６へ書込むことができる。Ｉ／Ｏデ
バイス２８によるシステムメモリへの書込みの間、書込
みデータの最初の転送分はまずＦＩＦＯバッファ１２５
Ａあるいは１２５Ｂに記憶される。Ｉ／Ｏバス予期アド
レス発生回路１２０は次に予期される、即ち隣接するア
ドレスを計算する。次の隣接するアドレスは後続のＩ／
Ｏアドレスに対してチェックされ、後続の転送分が隣接
しているか否か確認する。もし隣接しているとすれば、
第２のバイトの書込みデータが同じＦＩＦＯバッファ１
２５Ａあるいは１２５Ｂまで送られる。ＦＩＦＯはＩ／
Ｏバス３２から毎秒４０メガバイトまでの非同期速度で
データを受け取る。

【００４３】このプロセスは、バッファ１２５Ａあるい
は１２５Ｂのいずれかが１６バイトの情報パケットで一
杯になるか、あるいは非隣接アドレスが検出されるまで
継続する。次のクロックサイクルにおいて、バッファ１
２５Ａが一杯であると想定すれば、バッファ１２５Ａの
データはバッファ１２５Ａまで転送される。同様に、バ
ッファ１２５Ｂが一杯である場合、その中味の全ては単
一のクロックサイクルでバッファ１２５Ｄまで転送され
る。次に、バッファ１２５Ｃおよび１２５Ｄに記憶され
たデータは、システムバスの動作速度でｉ４８６バース
ト転送を介してシステムメモリに書込まれる。Ｉ／Ｏデ
バイスによるシステムメモリへの書込みの間ＦＩＦＯバ
ッファ１２４の動作はこのように連続的であり、バッフ
ァ１２５Ａと１２５Ｂとの間で交番し、一方がシステム
メモリに書込むべきデータを受け取っている間にバッフ
ァ１２５Ａと１２５Ｂの各々は、それぞれデータを隣接
するバッファ１２５Ｃあるいは１２５Ｄに移し空にされ
る。次に、ＦＩＦＯバッファ１２４は、（i）メモリに
書込まれる次にありうるバイトのデータのアドレスを予
測し、（ii）システムバス７６を介するＦＩＦＯバッフ
ァからシステムメモリまでの書込みデータの最大速度に
適合することによりシステムメモリへのデータ書込み速
度を最適化する。

【００４４】システムメモリからＩ／Ｏデバイス２８へ
のデータの読取りの間、ＦＩＦＯバッファ１２４は差動
的に動作する。システムバスアドレス発生回路１１８
は、初期の読取りアドレスを使用して読取りデータの後
続の読取りアドレスを発生させ、バッファ１２５Ｃまた
は１２５Ｄにおいてデータを累積する。システムバスが
１６バイトの帯域幅での転送を支援するので、システム
制御インタフェース１２２は１６バイトパケットの隣接
データを先取りし、Ｉ／Ｏバス３２が実際に後続のアド
レスを提供しなくともバッファ１２５Ｃまたは１２５Ｄ
にデータを記憶することにより転送間の待ち時間を低減
させる。バッファ１２５Ｃが先取りしたデータで一杯と
なると、その中味を１クロックサイクルでバッファ１２
５Ａへ転送する。同様に、バッファ１２５Ｄは一杯とな
るとバッファ１２５Ｂにデータを移し空となる。次に、
バッファ１２５Ａおよび１２５Ｂ内のデータは、１，２
または４バイトの帯域幅で特定のＩ／Ｏデバイス制御装
置により読取ることができる。このように、システムバ
スアドレス発生回路１１８は、Ｉ／Ｏ制御装置によりデ
ータの先取りを停止するよう命令されるまで増分カウン
タとして機能する。

【００４５】バス対バス・ペーシング制御ロジック１２
８は、高速Ｉ／Ｏデバイスに対してシステムメモリへの
より速いアクセスを生じる。Ｉ／ＯデバイスとＣＰＵと
の間のメモリ制御装置５８へのアクセスを交番するより
もむしろ、多数回のサイクルを要するより速いデバイス
によるデータの転送の間、Ｉ／Ｏバス３２を制御してい
るＩ／Ｏデバイスにシステムメモリへの割込みのないア
クセスを許容することにより、バス対バス・ペーシング
制御ロジック１２８はシステム１０の通常のメモリ制御
装置調停スキームをオーバライドする。このように、例
えばＣＰＵのようなローカルデバイスが、Ｉ／Ｏデバイ
スによる多数回サイクル伝送の間メモリバスの制御に対
して保留のリクエストを有しているとしても、バス対バ
ス・ペーシング制御ロジック１２８は、Ｉ／Ｏデバイス
に対してメモリバスを引続き制御することを許容する。

【００４６】プログラム化I／Ｏ回路１１６は、バスイ
ンタフェースユニット６４内でプログラム可能であるレ
ジスタの全てを包含しているバスインタフェースユニッ
ト６４の一部である。レジスタは、特定のレジスタが活
動状態か非活動状態かを決定するのに関連したビットを
有している。とりわけ、これらのレジスタは、バスイン
タフェースユニット６４が応答するシステムメモリおよ
び拡張メモリアドレス範囲、キャシュ可能か、あるいは
キャシュ不可能かのいずれかである拡張メモリアドレ
ス、システムメモリあるいはキャシュメモリ範囲、およ
びパリティあるいはエラーチェックがバスインタフェー
スユニットにより支援されているか否かを定義する。し
たがって、プログラム化Ｉ／Ｏ回路１１６はバスインタ
フェースユニット６４に対して、それが位置している環
境や、それが形成されているオプションを識別する。プ
ログラム化Ｉ／Ｏ回路１１６におけるレジスタは、Ｉ／
Ｏバス３２を介して直接プログラム化できない。したが
って、システム１０をプログラムするために、ユーザ
は、ＣＰＵレベルでプログラム化Ｉ／Ｏ回路１１６へシ
ステムバスを介して通信しうるＩ／Ｏデバイスへのアク
セスを有する必要がある。

【００４７】メモリアドレス比較ロジック１１０は、メ
モリアドレスがシステムメモリに対応するか、あるいは
Ｉ／Ｏバス３２に結合されたＩ／Ｏデバイス２８に位置
している拡張メモリに対応するか否かを決定する。シス
テムメモリ並びに拡張メモリはアドレスの非隣接ブロッ
クに存在しうるので、メモリアドレス比較ロジック１１
０は、プログラム化Ｉ／Ｏ回路１１６のレジスタからの
境界情報をロードされた複数の比較器を含み、いずれの
境界がいずれのメモリに対応するかを指示する。メモリ
アドレス比較ロジックにより特定のメモリアドレスが境
界情報と比較された後、バスインタフェースユニットは
そのように再活動状態（react）となる。例えば、もし
Ｉ／Ｏバス３２を制御しているＩ／Ｏデバイス３２が拡
張メモリからデータを読み出したり、あるいはそこへ書
込んでいるとすれば、バスインタフェース回路はそのア
ドレスをメモリ制御装置５８へ通す必要はなく、そのた
め時間とメモリ帯域幅とを節約する。

【００４８】エラー回復支援ロジック１１６は、たとえ
データパリティエラーが検出されたとしてもシステム１
０が動作を続行できるようにする。Ｉ／Ｏデバイス２８
のシステムメモリ２４または２６へのいずれかの読取
り、あるいは書込みアクセス時データのパリティがチェ
ックされる。支援ロジック１１２は、プログラム化Ｉ／
Ｏ回路１１２のレジスタと対活し、検出されたパリティ
エラーのアドレスと時間とを捕捉する。次いで、このレ
ジスタの中味は、適当なシステムソフトウェアにより活
用することができる。例えば、ＣＰＵ ３８を高レベル
割込みに対してプログラム化して、パリティエラーが検
出されるといつでもレジスタからアドレスを引き出すこ
とができる。その場合、ＣＰＵは、システムソフトウェ
アの命令に基き、システム動作を継続するか、あるいは
パリティエラーの識別されたソースの動作を単に終了さ
せるべきか判断しうる。

【００４９】キャッシュ・スヌーピングロジック１１４
は、Ｉ／Ｏバス３２にＩ／Ｏデバイスを位置させること
により拡張メモリへのいずれかの書込みにつきバスイン
タフェースユニット６４がＩ／Ｏバス３２をモニタする
ことができるようにする。スヌーピングロジックはま
ず、拡張メモリへの書込みが、ＳＲＡＭ ４０において
キャッシュ可能である拡張メモリにおいて発生したかを
まず決定する。もしそれがキャッシュ可能の拡張メモリ
でないとすれば、確認されたデータがキャッシュされる
危険性はない。しかしながら、もし、肯定的な比較結果
が、書込みがキャッシュ可能拡張メモリにおいて発生し
たことを示すとすれば、システムバス７６にわたってキ
ャッシュ無効サイクルが開始される。このようにＣＰＵ
は、ＳＲＡＭ ４０における対応するアドレスを無効に
するように命令される。キャッシュ・スヌーピングロジ
ック１１４は、肯定的比較結果のアドレスを記憶する手
段を提供する。そのため、Ｉ／Ｏバスのスヌーピングが
最初の肯定的比較結果の検出の直後に続行し、それによ
りＩ／Ｏバス３２の連続的なモニタ作業を許容する。

【００５０】本発明は一般的には前述のバスインタフェ
ースユニット６４に関し、特にバスインタフェースユニ
ットのバス対バス・ペーシング制御ロジック１２８に関
する。ペーシング制御ロジック１２８は、システムメモ
リへのＩ／Ｏデバイスのアクセスを動的に制御すること
によりデータをシステムメモリ２４，２６に出入りさせ
るようＩ／Ｏバス３２の能力を向上するために使用され
る。システム性能は、Ｉ／Ｏバス３２を制御するＩ／Ｏ
デバイス２８のシステムメモリへのアクセスをある所定
の条件下にロックすることにより向上する。

【００５１】ＦＩＦＯバッファ１２４に関連して、バス
対バス・ペーシング制御ロジック１２８は、Ｉ／Ｏバス
制御装置のデータ転送速度をシステムメモリのデータ転
送能力に最適に適合させるために使用される。もし例え
ば、高速Ｉ／Ｏ制御装置が、システムメモリが書込みデ
ータを受け入れるよりも速くシステムメモリに書込むこ
とができるとすれば、データがシステムメモリに書込ま
れる前にバッファされた書込みデータはＦＩＦＯバッフ
ァ１２５Ａ〜１２５Ｂを完全に一杯にする。もし、また
同じ高速Ｉ／Ｏ制御装置が、システムメモリが読取りデ
ータを提供しうる以上に速くシステムメモリからデータ
を読取ることができるとすれば、先取りされたデータは
ＦＩＦＯバッファ１２５Ｃおよび１２５Ｄにおいて得ら
れない。いずれの場合においても、その結果待ち時間が
増え、従ってＩ／Ｏバス３２から判るようにデータ転送
性能が低下する。

【００５２】典型的には、Ｉ／Ｏデバイス制御装置は、
読取り、あるいは書込み動作を開始し、Ｉ／Ｏバス３２
を介してメモリアドレスをバスインタフェースユニット
６４に提供する。バスインタフェースユニットの回路１
１０は、このアドレスを、回路１１６においてプログラ
ムされたある範囲のアドレスと比較し、拡張メモリある
いはシステムメモリに対して動作が向けられているか否
かを決定する。もし動作が拡張メモリ向けであることが
決定されるとすれば、この条件ではシステムメモリへの
アクセスを優先する必要がないので、バス対バス・ペー
シング制御ロジック１２８は何もしない。しかしなが
ら、もし、読取り、あるいは書込み動作がシステムメモ
リ２４または２６に対するものであることが決定され、
かつ所定の条件が合致するとペーシング制御ロジック１
２８は、Ｉ／Ｏバスを制御するＩ／Ｏデバイス２８にシ
ステムメモリに対する継続した優先的アクセスを許可す
る信号を出し始める。この信号は、通常の調停過程中メ
モリ制御装置５８により出力された調停許可信号に対す
るオーバライドとして作用する。

【００５３】システムメモリに対する優先的なアクセス
がＩ／Ｏデバイスに許可される所定の条件とは以下の通
りである。（１）Ｉ／Ｏバス３２を制御しているＩ／Ｏ
デバイスによる読取りリクエスト（先取り）がシステム
メモリにおける事前定義の１６バイトのアドレス境界と
整合していない。（２）Ｉ／Ｏバス３２を制御している
Ｉ／Ｏデバイスが直ちに読取りサイクルと共に書込みサ
イクルに追従する。（３）Ｉ／Ｏバス３２を制御してい
るＩ／Ｏデバイスがデータ転送サイクルを完了する。
（４）Ｉ／Ｏバス３２を制御しているＩ／Ｏデバイスが
ストリーミングモード（毎秒４０メガバイト）でデータ
を読取り、あるいは書き取りしている。あるいは（５）
ＦＩＦＯバッファ１２４における４個の１６バイトバッ
ファの中の２個以上がシステムメモリに書込むべきデー
タですでに一杯か、あるいは４個の１６バイトバッファ
の中の２個以下がシステムメモリから読取るべき先取り
データで依然として一杯にされている。

【００５４】本発明の好適実施例においては、バス対バ
ス・ペーシング制御ロジック１２８は３つのモードで動
作する。これら３つのモードの中の第１のモードは、省
略時モードであって、前述した最初の三条件に対するバ
ス制御のペーシングを決める。これらのモードの第２の
もの（オプション１）は、第４に列挙した条件に対する
ペーシングを決定する。これらのモードの第３のもの
（オプション２）は第５に列挙した条件に対するペーシ
ングを決定する。システムのユーザは、当該システムが
自動的に提供する省略時ペーシングモードに加え、ペー
シングモードのいずれか（オプション１またはオプショ
ン２）を選択すればよい。この選択は、プログラム化Ｉ
／Ｏ回路１１６における３ビットのレジスタ１３０の中
味（図示せず）をプログラムすることにより行われる。
省略時ペーシングモードは０−０−０レジスタ中味とし
て定義され、オプション１は０−０−１レジスタの中味
として定義される。オプション２は１−０−０レジスタ
の中味として定義される。

【００５５】前述のように、省略時ペーシングロジック
は最初の三種類のペーシング条件に対するペーシングを
扱う。最初の条件下においては、Ｉ／Ｏデバイス２８
は、特定の１６バイトのパケットの境界と整合していな
いシステムメモリ２４または２６の読取りをリクエスト
し、これは、読取りリクエストが１６バイトのパケット
の境界内のどこかで始まるデータアドレスに対するもの
であることを意味する。もし読取りデータが特定の１６
バイトのパケットの境界と整合していたとすれば、シス
テムバスアドレス発生回路１１８は単に、バッファ１２
５Ｃまたは１２５Ｄのいずれかのデータの標準的な１６
バイトバースト転送を行うであろう。しかしながら、も
し読取りデータがパケット整合していないとすれば、デ
ータは多数の、１，２，３，４バイトサイクルを用いて
先取りする必要がある。このデータが最も効率的な要領
で確実に先取りされるために、Ｉ／Ｏデバイス２８によ
るシステムメモリへのアクセスはロックされ、一方十分
なデータが自動的に先取りされて１６バイトの境界に達
する。１６バイト以下のこの読取りデータは次に、Ｉ／
Ｏバス３２のタイミングに同期化され、Ｉ／Ｏデバイス
制御装置はデータを読み始める。Ｉ／Ｏデバイス制御装
置の読取りデータと平行して、システムバスアドレス発
生回路１１８は、ロック信号をシステムメモリに解放す
る前に次の隣接した１６バイトのパケットを先取りす
る。この１６バイトのパケットは事前定義の境界におい
て始まるので、バースト転送が可能とされる。このよう
に、データの２つの転送は何ら割込みなく実行される。
この条件下で図４に示すロック信号１４０を用いること
によりＩ／Ｏバス３２のデバイスがデータをリクエスト
するときと、バスインタフェースユニット６４がデータ
をプリライド（preride）するときとの間の最小の待ち
時間と、ページモードシステムメモリの最も効率的な使
用を保証する。

【００５６】第２の条件下においては、残留バッファ済
み書込みデータは、Ｉ／Ｏデバイス２８が書込み転送か
ら読取りリクエストへ変るときＦＩＦＯバッファ１２５
Ａ〜１２５Ｄに存在しうる。一旦Ｉ／Ｏデバイスバス制
御装置が書込みから読取りへ変ると、ペーシング制御ロ
ジック１２８は、サイクルの終りが発生し、ＦＩＦＯバ
ッファ１２４に記憶すべき書込みデータがもはや無く、
読取りデータがシステムメモリ２４または２６からリク
エストされていることを決定する。隣接する書込みデー
タがもはやすぐに来ないことが判っているので、バッフ
ァ１２５Ａ〜１２５Ｄ内にバッファされたデータはシス
テムメモリに書込まれ、読取りリクエストが一回のアト
ミック・オペレーションにおいてシステムメモリから先
取りされる。

【００５７】第３の条件下においては、Ｉ／Ｏ制御装置
がＩ／Ｏバス３２の制御を放棄するとき、残留バッファ
済みデータがＦＩＦＯバッファ１２５Ａ〜１２５Ｄに存
在しうる。この場合、そのような残留データはシステム
バス７６を解放する前にシステムメモリに書込む必要が
ある。もしＦＩＦＯバッファ１２５Ａ〜１２５Ｄの中の
２個以上がそのような残留データを含んでいる場合に
は、Ｉ／Ｏデバイス制御装置がＩ／Ｏバスの制御を放棄
すれば直ちにペーシングロジック１２８がメモリ制御装
置に対して信号を発生し、ＦＩＦＯバッファ１２４にお
けるデータが１回の転送長さ（即ち１６バイトより大き
く）を上回り、システムメモリ２４または２６に書込む
必要のあることを指示する。この状態においてロック信
号１４０を用いることによって、Ｉ／Ｏバス３２の制御
を解放するＩ／Ｏ制御装置と、システムバス７６の制御
を解放するバスインタフェースユニット６４との間の最
小量の待ち時間を保証する。

【００５８】最初の三条件に応答する省略時ロジック
は、バスインタフェースユニット６４のハードウェアに
組み込まれたアルゴリズムによって実現される。典型的
には当該技術分野において周知のように、状態マシーン
を用いて要求されたロジックを実行することができる。
第４と第５に列挙した条件に応答するペーシングロジッ
クも、バスインタフェースユニットのハードウェアに組
み込まれたアルゴリズムによって実現される。図４と図
５とはそれぞれオプション１とオプション２のためのバ
ス対バス・ペーシング制御ロジック１２８の特定実施例
を実行するために使用される回路図を示す。

【００５９】図４を参照すれば、（前述した第４の条件
に係わる）オプション１を実行するためのバス対バス・
ペーシング制御ロジックは、クロックされるＳ−Ｒラッ
チ１３２と、ＡＮＤゲート１３４，１３６と、ＯＲゲー
ト１３８とを含む。ラッチ１３２はセットされる（Ｓ入
力活動状態）といつでも、ラッチはロック信号１４０を
出力する。ロック信号１４０は、Ｉ／Ｏデバイスがスト
リーミングモードにおいてシステムメモリ２４，２６に
データを読み出し、あるいは書込みをしているとき、Ｉ
／Ｏバス３２を制御しているＩ／Ｏデバイス２８にシス
テムメモリへの継続したアクセスを提供する。ストリー
ミングとは、最初のアドレスのみ復号する必要があり、
次のアドレスが隣接していると考えられる、隣接アドレ
スを有するデータのストリームのデータ転送を意味す
る。

【００６０】図４のロジックによりストリーミングデー
タの書込み動作が検出され、ＦＩＦＯバッファ１２５Ｃ
または１２５Ｄのいずれかが１６バイトのパケットのバ
ッファされた書込みデータで一杯であると、ロック信号
が起動され、バースト書込みシーケンスがシステムバス
７６を介してシステムメモリに対して開始され、Ｉ／Ｏ
デバイス２８がストリーミングシーケンスを終了させる
か、あるいはＦＩＦＯバッファに何らデータが残ってい
ないようになるまで活動状態のままである。同様に、ス
トリーミングデータ読取り動作を検出すると、ロック信
号が起動され、バースト読取りシーケンスがシステムメ
モリに対して開始され、ＦＩＦＯに余地がある限り、あ
るいはＩ／Ｏデバイス２８がストリーミングシーケンス
を終了するまで活動状態のままとなる。ストリーミング
読取り、あるいは書込みに応答するバス制御ロジック２
８が、３ビットのレジスタ１３０において０−０−１レ
ジスタの中味をプログラムすることにより定義される。
したがって３ビットレジスタが０−０−１にプログラム
されるとすれば、ＡＮＤゲート１３４がレジスタの中味
の復号化し、オプション１使用可能ライン１４２をハイ
にする。バスインタフェースユニット６４がＩ／Ｏバス
３２を制御している特定のＩ／Ｏデバイス２８がストリ
ーミングモードでデータを書込み、あるいは読取ってい
ることを検出する限り、ライン１４４もまたハイであ
る。この間ライン１４２と１４４とはハイであるので、
ＡＮＤゲート１３６は、ＯＲゲート１３８の出力１４６
がハイであるときはいつでもラッチ１３２をセットして
ロック信号１４０を出力する。

【００６１】（i）Ｉ／Ｏバス１３２を制御しているＩ
／Ｏデバイスがストリーミングデータ読取りリクエスト
（読取り動作）を発するときか、あるいは（ii）ＦＩＦ
Ｏ１２４における１６バイトのバッファ１２５Ｃと１２
５Ｄとのいずれかが一杯である（書込み動作）ときかの
いずれかのときに、ＯＲゲート１３８の出力側１４６は
ハイである。これらの場合のいずれかにおいて、かつラ
イン１４２，１４４が前述のようにハイであると、ラッ
チ１３２はメモリ制御装置５８にロック信号１４０を提
供することによりメモリ制御装置５８の調停スキームを
オーバライドする。Ｉ／Ｏデバイス２８が、それがスト
リーミングモードでもはや読取りデータ、あるいは書込
みデータを伝送していないことを示すと、ライン１４８
はハイとなり、これによりラッチ１３２をリセットし、
図４のロジックを実効的に使用不能とする。

【００６２】図５において、（前述の第５の条件に係わ
る）オプション２を実行するためのバス対バス制御ロジ
ックは、クロックされるＳ−Ｒラッチ１５０および１５
２を含み、それぞれは、読取りサイクルおよび書込みサ
イクルに対して個別のロジックパスにより独立して制御
される。これらのロックされるラッチ１５０，１５２の
いずれかがセットされるといつでも、ロック信号１４０
が使用可能とされ、メモリ制御装置５８に出力される。
ラッチはＲ入力を起動させることによりリセットされ、
これによりラッチがロック信号を出力しないように使用
不能とされる。

【００６３】前述の第５の条件下においては、（i）デ
ータはシステムバス７６を介してシステムメモリに書込
みうるより速くＩ／Ｏバス３２を介してＩ／Ｏ制御装置
２８によりバスインタフェースユニット６４に書込まれ
ているか、あるいは（ii）データは、バスインタフェー
スユニットがシステムメモリからデータを先取りしうる
よりも速くＩ／Ｏ制御装置２８によってインタフェース
ユニット６４から読取られているかのいずれかである。
もしデータが、Ｉ／Ｏ制御装置により余りにも速く書込
まれているとすれば、残留データはＦＩＦＯバッファ１
２５Ａ〜１２５Ｄにおいて蓄積し始める。もしＦＩＦＯ
バッファのスペースの半分以上がそのような残留データ
を含んでいるとすれば、ラッチ１５２によってロック信
号１４０が開始され、システムメモリへアトミックの即
ち最小単位の転送を許容する。もしデータがＩ／Ｏバス
３２を介してＩ／Ｏ制御装置２８により余りにも速くバ
スインタフェースユニット６４から読み出されていると
すれば、ＦＩＦＯバッファ１２５Ａまたは１２５Ｂは空
となり、バッファ１２５Ｃと１２５Ｄとが利用可能な先
取りした隣接データが欠除していることを意味する。こ
のようにロック信号１４０がラッチ１５０によって出力
され、そのためバスインタフェースユニットはデータを
バッファ１２５Ｃと１２５Ｄとに先取りしうる。従っ
て、ＦＩＦＯバッファ１２４の少なくとも半分は先取り
したデータで一杯の状態が保たれる。

【００６４】第５の条件に応答するバス制御ロジック
は、３ビットレジスタ１３０において１−０−０レジス
タの中味をプログラムすることにより定義される。した
がって、もし３ビットレジスタが、１−０−０にプログ
ラムされるとすれば、ＮＯＲゲート１５４はレジスタの
中味を復号化し、オプション２使用可能ライン１５６を
ハイにする。オプション２使用可能ライン１５６はデー
タ読取り動作（図５に示すロジックの上半分）と、デー
タ書込み動作（図５のロジックの下半分）との双方に応
答する制御ロジックを使用可能とするために使用され
る。

【００６５】書込み動作の間、ＯＲゲート１６０の出力
１５８はまた、バッファ１２５Ａ〜１２５Ｄの中の少な
くとも２個が一杯である限りハイである。典型的には、
このことはバッファ１２５Ａまたは１２５Ｂのいずれか
が一杯であり、データをそれぞれ１２５Ｃあるいは１２
５Ｄへ転送し、バッファ１２５Ａまたは１２５Ｂの他方
が一杯にされつつあることを意味する。この場合、デー
タはバッファ１２５Ｃあるいは１２５Ｄのいずれか、あ
るいはその双方にあり、システムメモリに直ちに書込む
ことができる。ライン１５６，１５８がハイであれば、
ＡＮＤゲート１６２はラッチ１５２をセットし、ラッチ
１５２は次いでロック信号１４０をメモリ制御装置５８
に出力する。ロック信号１４０は、ラッチ１５２のＲ入
力がＡＮＤゲート１６４の出力によりハイにドライブさ
れるまで活動状態のままである。もしバッファ１２５Ｃ
および１２５Ｄの双方が空であるとすれば、ＡＮＤゲー
ト１６４の出力はハイとなり、これによりこれらのバッ
ファからシステムメモリにデータを直ちに書込む必要の
ないことを示す。

【００６６】読取り動作の間、ラッチ１５０はＡＮＤゲ
ート１６６のハイ出力によりセットされるとメモリ制御
装置５８にロック信号を出力する。（i）ライン１５６
が、オプション２が活動状態であるためハイであり、
（ii）バスインタフェースユニット６４がシステムメモ
リからの読取りを検出しているためライン１６８がハイ
であり、（iii）バッファ１２５Ａまたは１２５Ｂのい
ずれかが空であるときいつでもライン１７０がＮＯＲゲ
ート１７２によりローにドライブされると、ＡＮＤゲー
ト１６６の出力はハイにドライブされる。バッファ１２
５Ａまたは１２５Ｂのいずれかが空であると、バッファ
１２５Ｃまたは１２５Ｄの中味が空とされ、システムメ
モリからの先取りした隣接データのための余地をバッフ
ァ１２５Ｃまたは１２５Ｄのいずれかにおいて残すの
で、ロック信号がこの場合開始される。

【００６７】読取り動作におけるロック信号は、ラッチ
１５０のＲ入力がＯＲゲート１７４により起動されるま
で活動状態のままである。（i）バスインタフェースユ
ニット６４が、システムメモリから何ら読取りの無いこ
とを検出するか、あるいは（ii）バッファ１２５Ｃおよ
び１２５Ｄのいずれかが一杯であり、バッファ１２５Ａ
および１２５Ｂのいずれも空でないときはいつでもＯＲ
ゲート１７６、ＮＯＲゲート１７２およびＡＮＤゲート
１７８を介してＯＲゲート１７４はハイにドライブされ
る。これらの２つのケースのいずれかにおいて、ロック
信号は必要でなく、従ってラッチ１５０はリセットされ
る。次に、システムメモリ２４，２６へのアクセスはメ
モリ制御装置５８によって実行される通常の調停スキー
ムにより制御される。

【００６８】

【発明の効果】本発明は、以上説明したように構成され
ているので、制御ロジックがシステムメモリへのＩ／Ｏ
デバイスのアクセスを動的に制御することによりシステ
ムメモリへデータを出入りさせるＩ／Ｏバスの能力が向
上し、またＩ／Ｏバスを制御するＩ／Ｏデバイスのシス
テムメモリに対するアクセスをある所定条件下にロック
することによりシステム性能が向上し、さらに、Ｉ／Ｏ
制御装置の速度をシステムメモリのデータ転送能力に最
適に適合させることができる。

【図面の簡単な説明】

【図１】本発明の原理によって構成したバスインタフェ
ースユニットを組み入れたコンピュータシステムの概略
ブロック図。

【図２】図１に示すコンピュータシステムのバスインタ
フェースユニットの概略ブロック図。

【図３】図２に示すバスインタフェースユニットのＦＩ
ＦＯバッファの概略ブロック図。

【図４】図３に示すバス対バス・ペーシングロジックの
実施例の１つを実行するために使用する制御ロジックの
回路図。

【図５】図３に示すバス対バス・ペーシングロジックの
別の実施例を実行するために使用する制御ロジックの回
路図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベチャラ・ファウアッド・ボウリー アメリカ合衆国33434、フロリダ州 ボ カ・ラトン、ノース・ウエスト・トゥエン ティーエイス・アベニュー 3008番地 (72)発明者 シャーウッド・ブラノン アメリカ合衆国33487、フロリダ州 ボ カ・ラトン、ウエスト・カントリー・クラ ブ・ブールヴァード 7360番地 (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、サウスウエスト・フィフス・ ストリート 1069番地

Claims (9)

【特許請求の範囲】
1. 【請求項１】 システムメモリと、 前記システムメモリへのアクセスを制御するメモリ制御
   装置であって、メモリバスによって前記システムメモリ
   に接続されているメモリ制御装置と、 前記メモリ制御装置に電気的に接続され、前記メモリバ
   スを介して前記システムメモリにデータを読取ったり、
   書込んだりできる中央処理装置と、 前記システムバスにより前記メモリ制御装置に電気的に
   接続されたバスインタフェースユニットと、 入力／出力バスにより前記バスインタフェースユニット
   に電気的に接続された入力／出力デバイスとを備え、 前記メモリ制御装置は、前記メモリバスを介しての前記
   システムメモリへのアクセスを前記中央処理装置と前記
   入力／出力デバイスのいずれに許可すべきか決定するた
   めに前記中央処理装置と前記入力／出力デバイスとの間
   を調停するロジックを組み入れており、 前記バスインタフェースユニットは前記メモリ制御装置
   の調停ロジックをオーバライドするロジックを組み入れ
   ており、前記バスインタフェースユニットのロジックは
   一連の所定の動作条件に応答して前記メモリ制御装置の
   調停ロジックをオーバライドし、かつ前記システムメモ
   リへの専用的アクセスを前記入力／出力デバイスに許可
   することを特徴とするコンピュータシステム。
2. 【請求項２】 前記バスインタフェースユニットのロジ
   ックが、前記バスインタフェースユニットにおいてハー
   ドウェアに組み入れられたアルゴリズムにより実行され
   ることを特徴とする請求項１記載のコンピュータシステ
   ム。
3. 【請求項３】 前記所定の一連の動作条件の中の１つ
   は、前記入力／出力デバイスによる前記システムメモリ
   への読取りリクエストが前記システムメモリにおける事
   前定義の１６バイトのアドレス境界と整合しないときに
   発生することを特徴とする請求項１記載のコンピュータ
   システム。
4. 【請求項４】 前記所定の一連の動作条件の中の１つ
   は、前記入力／出力デバイスが、前記システムメモリへ
   の書込み動作を前記システムメモリへの読取り動作に続
   かせるときに発生することを特徴とする請求項１記載の
   コンピュータシステム。
5. 【請求項５】 前記所定の一連の動作条件の１つが、前
   記入力／出力デバイスがデータ転送動作を完了したとき
   に発生することを特徴とする請求項１記載のコンピュー
   タシステム。
6. 【請求項６】 前記所定の一連の動作条件の１つが、前
   記入力／出力デバイスがストリーミングモードにおいて
   前記システムメモリに対して読取り、あるいは書込みを
   しているときに発生することを特徴とする請求項１記載
   のコンピュータシステム。
7. 【請求項７】 コンピュータシステムにおいてシステム
   メモリへのアクセスを制御する方法において、 前記システムメモリへの読取りおよび書込み動作を実行
   するために中央処理装置と入力／出力デバイスのいずれ
   に対して前記システムメモリへのアクセスを許可するか
   決定するために前記中央処理装置と前記入力／出力デバ
   イスとの間で調停をするメモリ制御装置を設けるステッ
   プと、 前記メモリ制御装置をオーバライドするロジックを組み
   入れた前記メモリ制御装置と電気的に接続されたバスイ
   ンタフェースユニットであって、前記バスインタフェー
   スのロジックが一連の所定の動作条件に応答して前記メ
   モリ制御装置のロジックをオーバライドし、前記システ
   ムメモリへの専用的アクセスを前記入力／出力デバイス
   に許可するバスインタフェースユニットを設けるステッ
   プとを備えることを特徴とする前記システムメモリへの
   アクセスを制御する方法。
8. 【請求項８】 前記バスインターフェースユニットは、
   読取り動作あるいは書込み動作に対応するアドレスが前
   記システムメモリ内の位置、あるいは前記入力／出力バ
   ス上に位置する入力／出力デバイスに配置された拡張メ
   モリ内の位置に対応するか否かを決定することを特徴と
   する請求項７記載のシステムメモリへのアクセスを制御
   する方法。
9. 【請求項９】 前記バスインターフェースユニットは、
   前記システムバスと前記入力／出力バスとの間を転送さ
   れるデータ情報を一時的に記憶する二重ポートで非同期
   の双方向記憶ユニットを組み入れていることを特徴とす
   る請求項７記載のシステムメモリへのアクセスを制御す
   る方法。