JPH05242015A - コンピュータシステムと、そのシステムメモリと入力／出力デバイス間の転送データを記憶する方法 - Google Patents

コンピュータシステムと、そのシステムメモリと入力／出力デバイス間の転送データを記憶する方法

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JPH05242015A
JPH05242015A JP4317365A JP31736592A JPH05242015A JP H05242015 A JPH05242015 A JP H05242015A JP 4317365 A JP4317365 A JP 4317365A JP 31736592 A JP31736592 A JP 31736592A JP H05242015 A JPH05242015 A JP H05242015A
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Amini Nader
ナダー・アミニ
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Terence J Lohman
テレンス・ジョセフ・ローマン
Ngokku Toran Kang
カング・ンゴック・トラン
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Abstract

(57)【要約】 【目的】 異なる速度と異なるデータ転送帯域幅で相互
に通信する装置を補償するためにシステムバスとＩ／Ｏ
バスとの動作を同期化する変換ロジックを設けたバスイ
ンタフェースユニットを提供する。 【構成】 バスインタフェースユニット６４に設けた変
換ロジックは、バスインタフェースユニット６４がシス
テムバス７６に応答しており、かつ所定セットの動作条
件に応答して、システムバスからバスインタフェースユ
ニットを介してＩ／Ｏバス３２に転送されたデータを一
時的に記憶しているときシステムバスを保持し、またデ
ータがバッファ７４からＩ／Ｏバスへ完全に転送された
か否かとは無関係にシステムバスからバッファへのデー
タの転送が完了するときシステムバスへの応答を終了す
るよう動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
おけるバス対バス・インタフェースに関し特に、異なる
速度で、かつ異なるデータ転送帯域幅において相互に通
信するデバイスを補償するためにコンピュータシステム
のバスの動作を同期化するバス対バス・インタフェース
に関する。
【０００２】
【従来の技術】一般的にコンピュータシステムにおい
て、特にパーソナルコンピュータシステムにおいては、
データは、例えば中央処理装置（ＣＰＵ）、メモリデバ
イス、直接メモリアクセス（ＤＭＡ）制御装置のような
種々のシステムデバイスの間で転送される。さらに、デ
ータは入力／出力（Ｉ／Ｏ）デバイスのような拡張要素
の間や、これらＩ／Ｏデバイスと種々のシステムデバイ
スの間で転送される。Ｉ／Ｏデバイスとシステムデバイ
スとは、それに沿って情報が数個のソースのいずれから
数個の宛先のいずれかまで伝送される一連の導体を備え
るコンピュータバス上を相互に、かつそれらの間で通信
する。システムデバイスとＩ／Ｏデバイスの多くはバス
制御装置（即ちコンピュータシステムを制御するデバイ
ス）やバススレーブ（即ちバス制御装置によって制御さ
れる要素）として動作することができる。
【０００３】２個以上のバスを有するパーソナルコンピ
ュータシステムが公知である。典型的には、ローカルバ
スが設けられ、そのローカルバスを介してＣＰＵがキャ
ッシュメモリあるいはメモリ制御装置と通信する。そし
て、Ｉ／Ｏバスが設けられ、例えばＤＭＡ制御装置のよ
うなシステムバスデバイス、あるいはシステムＩ／Ｏデ
バイスがメモリ制御装置を介してシステムメモリと通信
する。システムＩ／Ｏバスはバス・インタフェースユニ
ットによって接続されたシステムバスとＩ／Ｏバスとを
備える。Ｉ／Ｏデバイスは、Ｉ／Ｏバスにおいて相互に
通信する。Ｉ／Ｏバスはまた典型的には、システムメモ
リのようなシステムバスデバイスとの通信を要求され
る。そのような通信は、バス・インタフェースユニット
を介してＩ／Ｏバスとシステムバスの双方にわたって進
行する必要がある。
【０００４】二重バスアーキテクチャ・コンピュータシ
ステムにおけるシステムデバイスとＩ／Ｏデバイスと、
はしばしば異なる速度と異なるデータ転送帯域幅で相互
に通信する。例えば、システムデバイスは３２ビットの
データバス帯域幅においてシステムバスで通信しうる
が、Ｉ／Ｏデバイスは８ビット、１６ビットあるいは３
２ビットのデータバス幅において通信しうる。従って、
システムバスとＩ／Ｏバスの双方を制御するシステムデ
バイスがより遅いＩ／Ｏデバイスから読取ったり、ある
いはそれへ書込む場合に全体システムの性能が支障を受
ける。これは、８ビットＩ／Ｏスレーブに対しては１６
ビットのトランザクションで、そして１６ビットおよび
８ビットのＩ／Ｏスレーブに対しては３２ビットのトラ
ンザクションで複合化（compound）される。書込みサイ
クルの場合、システムデバイスは、データが遅いＩ／Ｏ
デバイスに書込まれている間システムバスでデータを書
込むに要する以上の長い時間システムバスの制御を持続
する必要がある。読出しサイクルの場合、遅いＩ／Ｏデ
バイスはシステムデバイスによってＩ／Ｏデバイスが読
み出されうる速さでＩ／Ｏバスを介してシステムデバイ
スにデータを提供することができない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、異な
る速度でかつ異なるデータ転送帯域幅で相互に通信して
いるデバイスの補償を行うためにシステムバスとＩ／Ｏ
バスの動作を同期化するに要する変換ロジックを設け
た、二重バスアーキテクチャ・コンピュータにおけるバ
スインタフェースユニットを提供することである。
【０００６】
【課題を解決するための手段】本発明は、二重アーキテ
クチャ・コンピュータシステムにおけるバスインタフェ
ース用変換ロジックを提供する。変換ロジックは、コン
ピュータシステムにおいてシステムバスとＩ／Ｏバスと
の中間に位置するバスインタフェースユニットのハード
ウェアに構築されたアルゴリズムによって実行される。
バスインタフェースユニットにおける変換ロジックは、
システムバスとＩ／Ｏバスとの動作を同期化することに
よりコンピュータシステムの性能を向上させる。バスを
同期化することにより、異なる速度で、かつ異なるデー
タ転送帯域幅で相互に通信するシステムバスデバイスと
入力／出力デバイスとを補償する。
【０００７】変換ロジックは２つの条件下で動作する。
第１の条件は、速いシステムデバイスがデータを遅いＩ
／Ｏデバイスに書込んでいる場合に発生する。システム
デバイスが、ほとんどのＩ／Ｏデバイスより速い速度で
システムバスを介してデータを書込むので、遅いＩ／Ｏ
デバイスは、システムデバイスがＩ／Ｏデバイスにデー
タを書込む速さでデータを受け取ることができない。こ
のように、本発明は、速いシステムデバイスから遅いＩ
／Ｏデバイスに書込まれるデータが一時的に記憶される
バッファを提供する。このように、バッファに記憶され
た（あるいはポスト（post）された）書込みデータはＩ
／Ｏバスを介してＩ／Ｏデバイスに書込みデータの全て
がまだ書込まれていないとしても後続の動作のためにシ
ステムバスを解放する。
【０００８】変換ロジックが動作する第２の条件は、シ
ステムバスを制御しているシステムデバイスがＩ／Ｏバ
ス上のスレーブとして作用するＩ／Ｏデバイスに向けら
れた読取りあるいは書込みサイクルを開始したい場合、
かつシステムデバイスのデータバス幅がＩ／Ｏデバイス
のデータバス幅より大きい場合に発生する。典型的に
は、システムデバイスのデータバス幅が、バスインタフ
ェースユニットのシステムバス側とＩ／Ｏバス側との双
方でサポートされる３２ビットであり、Ｉ／Ｏデバイス
のデータバス幅は８ビット、１６ビットあるいは３２ビ
ットである。システムバスを介して、Ｉ／Ｏバス上の８
ビットＩ／Ｏデバイスあるいは１６ビットＩ／Ｏデバイ
スと通信しているシステムデバイスは、システムデバイ
スがシステムバスの制御を放棄しうる前に完全な読取
り、あるいは書込みリクエストをＩ／Ｏバスが受け取る
まで待機する必要がある。したがって８ビットＩ／Ｏデ
バイスによって読み出されるか、あるいは該デバイスに
書込まれることになっている３２ビットのデータバス幅
システムデバイスからのデータは一時的に変換ロジック
内のバッファに記憶される。好適実施例におけるバッフ
ァはデータおよびアドレスの３２ビット分を保持する能
力がある。変換ロジックは、システムバスにおいて開始
された単一の３２ビットの読取りおよび書込みサイクル
を４個の８ビットあるいは２個の１６ビットサイクルに
変換し、あるいは単一の１６ビットの読取りおよび書込
みサイクルを２個の８ビットサイクルに変換する手段を
提供し、ポストされた書込みサイクルを、例えばリフレ
ッシュのような時間が問題のバスの作用を阻害すること
なく発生させることができる。
【０００９】
【実施例】図１において、全体的に１０で示すコンピュ
ータシステムはシステムボード１２とプロセッサ複合体
１４とを含む。プロセッサ複合体１４は、プロセッサ部
分１６と、ローカルバスコネクタ２２を介してプロセッ
サローカルバス２０に接続されたベース部分１８とを含
む。プロセッサ部分１６は５０ＭＨｚで動作し、ベース
部分１８は４０ＭＨｚで動作する。
【００１０】システムボード１２は、インタリーブした
システムメモリ２４，２６と入力／出力（Ｉ／Ｏ）デバ
イス２８とを含む。メモリ２４，２６とプロセッサ複合
体１４との間の通信はメモリバス３０によって扱われ、
Ｉ／Ｏデバイス２８とプロセッサ複合体１４との間の通
信はＩ／Ｏバス３２によってなされる。Ｉ／Ｏデバイス
２８とメモリ２４，２６との間の通信はＩ／Ｏバス３
２、システムバス７６およびメモリバス３０によって扱
われる。Ｉ／Ｏバス３２はＭＩＣＲＯ ＣＨＡＮＮＥＬ
（登録商標）コンピュータアーキテクチャに適合すれば
よい。メモリバス３０とＩ／Ｏバス３２とはプロセッサ
複合体のコネクタ３４を介してプロセッサ複合体のベー
ス部分１８に接続されている。メモリ拡張デバイスのよ
うなＩ／Ｏデバイスは、Ｉ／Ｏバス３２を介してコンピ
ュータシステム１０に接続することができる。システム
ボード１２も、通常の動作の間コンピュータシステム１
０によって用いることのできる従来のビデオ回路、タイ
ミング回路、キーボード制御回路および割込み回路（そ
れらはいずれも図示していない）を含んでもよい。
【００１１】プロセッサ複合体１４のプロセッサ部分１
６は、好適実施例においては商品番号ｉ４８６としてイ
ンテル社（Ｉｎｔｅｌ，Ｉｎｃ．）から市販されている
３２ビットのマイクロプロセッサである中央処理装置
（ＣＰＵ）３８を含む。プロセッサ部分１６はまた、ス
タテイックランダムアクセスメモリ（ＳＲＡＭ）４０、
キャッシュ制御モジュール４２、周波数制御モジュール
４４、アドレスバッファ４６およびデータバッファ４８
を含む。ローカルバス２０は、データ情報パス５０、ア
ドレス情報パス５２および制御情報パス５４を含む。デ
ータ情報パス５０は、ＣＰＵ ３８、ＳＲＡＭ ４０お
よびデータバッファ４８の間に設けられている。アドレ
ス情報パス５２は、ＣＰＵ ３８、キャッシュ制御モジ
ュール４２およびアドレスバッファ４６の間に設けられ
ている。制御情報パス５４は、ＣＰＵ ３８、キャッシ
ュ制御モジュール４２、および周波数制御モジュール４
４の間に設けられている。さらに、アドレス情報パス５
２および制御情報パス５４はキャッシュ制御モジュール
４２とＳＲＡＭ ４０との間に設けられている。
【００１２】ＳＲＡＭ ４０は、システムメモリ２４あ
るいは２６のいずれかから、あるいはＩ／Ｏデバイス２
８に位置した拡張メモリからのメモリ情報を短時間記憶
することによりキャッシュ機能を提供する。キャッシュ
制御モジュール４２は、メモリ２４，２６のアドレス位
置を記憶するランダムアクセスメモリ（ＲＡＭ）５６を
組み入れている。ＣＰＵ ３８は、ＳＲＡＭ ４０にキ
ャッシュされた情報をローカルバス２０を介して直接ア
クセスすることができる。周波数制御モジュール４４
は、５０ＭＨｚプロセッサ部分１６の動作を４０ＭＨｚ
ベース部分１８のそれと同期化し、またバッファ４６，
４８の動作を制御する。したがって、周波数制御モジュ
ール４４は、バッファ４６，４８によって情報が捕捉さ
れるとき、あるいはこれらのバッファに記憶された情報
が重ね書きされるときを検出する。バッファ４６，４８
は、メモリ２４，２６からの２個の書込みが同時にそこ
に記憶されるように構成されている。バッファ４６，４
８は、双方向性、即ち、ＣＰＵ ３８によって提供され
る情報やＣＰＵに提供される情報をラッチすることがで
きる。バッファ４６，４８が双方向性であるので、プロ
セッサ複合体１４のプロセッサ部分１６は標準的なベー
ス部分１８を保ちながら交換あるいはアップグレードす
ることができる。
【００１３】ベース部分１８は、メモリ制御装置５８、
直接メモリアクセス（ＤＭＡ）制御装置６０、中央調停
制御点（ＣＡＣＰ）回路６２、バスインタフェースユニ
ット６４、およびバッファ／エラー修正コード（ＥＣ
Ｃ）回路６６を含む。ベース部分１８はまた、ドライバ
回路６８、読出し専用メモリ（ＲＯＭ）７０、自己検査
回路７２およびバッファ７４を含む。システムバス７６
は、データ情報パス７８、アドレス情報パス８０および
制御情報パス８２を含む。データ情報パスは、バッファ
７４をバスインタフェースユニット６４と、バスインタ
フェースユニット６４をＤＭＡ制御装置６０並びにバッ
ファ／ＥＣＣ回路６６と、バッファ／ＥＣＣ回路６６を
システムメモリ２４，２６に接続する。アドレス情報パ
スと制御情報パスとは、それぞれメモリ制御装置５８を
ＤＭＡ制御装置６０およびバスインタフェースユニット
６４に、バスインタフェースユニット６４をバッファ７
４に接続する。
【００１４】メモリ制御装置５８は、ＣＰＵローカルバ
ス２０とシステムバス７６の双方に位置し、ＣＰＵ ３
８、ＤＭＡ制御装置６０あるいは（Ｉ／Ｏデバイス２８
の代りに）バスインタフェースユニット６４に、メモリ
バス３０を介してシステムメモリ２４，２６へのアクセ
スを提供する。メモリ制御装置５８はメモリバス３０を
介してシステムメモリサイクルをシステムメモリ２４，
２６へ開始させる。システムメモリサイクルの間、ＣＰ
Ｕ ３８、ＤＭＡ制御装置６０および（Ｉ／Ｏデバイス
２８の代りに）バスインタフェースユニット６４のいず
れかはメモリ制御装置５８を介してシステムメモリ２
４，２６へのアクセスを有する。ＣＰＵ３８は、ローカ
ルバス２０、メモリ制御装置５８およびメモリバス３０
を介してシステムメモリと通信し、一方ＤＭＡ制御装置
６０あるいは（Ｉ／Ｏデバイス２８の代りに）バスイン
タフェースユニット６４はシステムバス７６、メモリ制
御装置５８およびメモリバス３０を介してシステムメモ
リにアクセスする。
【００１５】ＣＰＵ ３８からＩ／Ｏバス３２への読出
し、あるいは書込みサイクルに対して、アドレス情報は
システムメモリアドレス境界に対してチェックされる。
もしアドレス情報がＩ／Ｏ拡張メモリアドレスあるいは
Ｉ／Ｏポートアドレスに対応するとすれば、メモリ制御
装置５８は、Ｉ／Ｏバス３２にわたって（バスインタフ
ェースユニット６４を介して）Ｉ／Ｏデバイス２８によ
りＩ／ＯメモリサイクルあるいはＩ／Ｏポートサイクル
を開始する。ＣＰＵからＩ／Ｏメモリサイクルあるいは
Ｉ／Ｏポートサイクルの間、メモリ制御装置５８に提供
されたアドレスが、システムバス７６からＩ／Ｏバス３
２まで、これら２個のバスの中間に位置するバスインタ
フェースユニット６４を介して伝送される。アドレスが
対応する拡張メモリを含むＩ／Ｏデバイス２８がメモリ
アドレスをＩ／Ｏバス３２から受け取る。ＤＭＡ制御装
置６０とバスインタフェースユニット６４とが、システ
ムメモリ２４，２６と、Ｉ／Ｏデバイス２８に組み込ま
れた拡張メモリとの間の情報の交換を制御する。ＤＭＡ
制御装置６０はまた、プロセッサ複合体１４の代りに３
種類の機能を提供する。まず、ＤＭＡ制御装置６０は、
ＤＭＡチャンネルを構成するために小さいコンピュータ
サブシステムの制御ブロック（ＳＣＢ）アーキテクチャ
を用いることにより、ＤＭＡチャンネルを構成するため
のプログラム化されたＩ／Ｏの使用の必要性を回避す
る。第２に、ＤＭＡ制御装置は、遅いメモリ拡張装置と
典型的に高速のシステムメモリとの間の転送を最適化す
るためのバッファリング機能を提供する。第３に、ＤＭ
Ａ制御装置６０は、８チャンネル、３２ビットの直接シ
ステムメモリアクセス機能を提供する。直接システムメ
モリアクセス機能を提供する場合、ＤＭＡ制御装置６０
は２モードのいずれかで機能しうる。第１のモードにお
いて、ＤＭＡ制御装置６０は、それが機能的にＣＰＵ
３８に対するスレーブであるプログラム化されたＩ／Ｏ
モードにおいて機能する。第２のモードにおいて、ＤＭ
Ａ制御装置６０自体は、それがＩ／Ｏバス３２を調停
し、かつ制御するシステムバスマスタとして機能する。
この第２モードの間、ＤＭＡ制御装置６０は先入れ先出
し（ＦＩＦＯ）レジスタ回路を用いている。
【００１６】ＣＡＣＰ回路６２は、ＤＭＡ制御装置、Ｉ
／Ｏデバイス制御装置および（もしＩ／Ｏデバイスをア
クセスするのであれば）ＣＰＵのアービタとして機能す
る。ＣＡＣＰ回路６２は、ＤＭＡ制御装置６０、メモリ
制御装置５８並びにＩ／Ｏデバイスから調停制御信号を
受け取り、どのデバイスがＩ／Ｏバス３２を制御しうる
か、および特定のデバイスがＩ／Ｏバスの制御し続ける
時間の長さを決定する。
【００１７】ドライバ回路６８は、メモリ制御装置５８
からシステムメモリ２４，２６へ制御情報およびアドレ
ス情報を提供する。ドライバ回路６８は、システムメモ
リ２４，２６を構築するために使用されるシングルイン
ライン・メモリモジュール（ＳＩＭＭ）の数に基きこの
情報をドライブする。このように、ドライバ回路６８
は、システムメモリ２４，２６のサイズに基きこれらの
システムメモリ２４，２６に提供される制御情報とアド
レス情報との信号強度を変える。
【００１８】バッファ回路７４は、プロセッサ複合体の
ベース部分１８とシステムボード１２との間の増幅と分
離とを行う。バッファ回路７４は、Ｉ／Ｏバス２４とバ
スインタフェースユニット６４との間の境界情報をリア
ルタイムで捕捉できるようにするバッファを用いてい
る。従って、もしコンピュータシステム１０が故障する
と、バッファ回路７４は、コンピュータの補修作業員に
よりアクセスされて、システムが故障していたときコネ
クタ３４に存在していた情報を決定することができる。
【００１９】ＲＯＭ７０は、パワーアップの際、拡張メ
モリからのデータをシステムにまず位置させることによ
りシステム１０を形成させる。ベース部分１８内の複数
の位置に接続された自己検査回路７２が複数の自己検査
の特徴を提供する。自己検査回路７２はバッファ回路７
４にアクセスして、故障状態が存在しているか否か決定
し、また、システム１０のパワーアップ時ベース部分１
８のその他の主要な要素を検査してシステムが動作しう
る状態になっているか決定する。
【００２０】図２には、図１に示すシステムのバスイン
タフェースユニット６４の概略ブロック図が示されてい
る。バスインタフェースユニット６４は、システムバス
７６とＩ／Ｏバス３２との間で双方向の高速インタフェ
ースを提供することにより本発明実行のための基盤を提
供する。
【００２１】バスインタフェースユニット６４は、シス
テムバスドライバ／レシーバ回路１０２、Ｉ／Ｏバスド
ライバ／レシーバ回路１０４、およびそれらの間で電気
的に接続された複数の制御ロジック回路を含んでいる。
ドライバ／レシーバ回路１０２は、システムバス７６か
ら受け取った信号を適当なバスインタフェースユニット
制御ロジック回路まで導き、かつバスインタフェースユ
ニット制御ロジック回路から信号を受け取り、その信号
をシステムバス７６まで導くステアリングロジックを含
む。Ｉ／Ｏバスドライバ／レシーバ回路１０４は、Ｉ／
Ｏバス３２から受け取った信号を適当なバスインタフェ
ースユニット制御ロジック回路まで導き、かつバスイン
タフェースユニット制御ロジック回路から信号を受け取
り、その信号をＩ／Ｏバス３２まで導くステアリングロ
ジックを含む。
【００２２】バスインタフェースユニット制御ロジック
回路はシステムバスからＩ／Ｏバスへの変換ロジック１
０６、Ｉ／Ｏバスからシステムバスへの変換ロジック１
０８、メモリアドレス比較ロジック１１０、エラー回復
支援ロジック１１２、およびキャッシュ・スヌーピング
（ｓｎｏｏｐｉｎｇ）ロジック１１４を含む。プログラ
ム化されたＩ／Ｏ回路１１６はまた、システムドライバ
／レシーバ回路１０２に電気的に結合されている。
【００２３】システムバスからＩ／Ｏバスへの変換ロジ
ック１０６は、ＤＭＡ制御装置６０あるいは（ＣＰＵ
３８の代りの）メモリ制御装置５８が、システムバスと
して作用してＩ／Ｏバス３２にアクセスすることにより
Ｉ／Ｏバス上でスレーブデバイスとして作用するＩ／Ｏ
デバイス２８と通信するに要する手段を提供する。変換
ロジック１０６は、システムバス７６の制御ライン、ア
ドレスラインおよびデータラインをＩ／Ｏバス３２上の
同様のラインに変換する。殆んどの制御信号および全て
のアドレス信号はシステムバス７６からＩ／Ｏバス３２
へ流れ、一方データ情報の流れは双方向性である。シス
テムバススレーブとして作用するロジックは、システム
バス７６をモニタし、Ｉ／Ｏバス３２に対して予定して
いるサイクルを検出する。そのようなサイクルを検出す
ると、システムバススレーブは、システムバス上の信号
のタイミングをＩ／Ｏバスタイミングに変換し、Ｉ／Ｏ
バス３２上でサイクルを開始し、サイクルが完了するの
を待機し、システムバス７６でのサイクルを終了する。
【００２４】Ｉ／Ｏバスからシステムバスへの変換ロジ
ック１０８は、システムバスアドレス発生回路１１８、
Ｉ／Ｏバス予期アドレス発生回路１２０、システムバス
制御装置インタフェース１２２、ＦＩＦＯバッファ１２
４、Ｉ／Ｏバススレーブインタフェース１２６およびバ
ス対バス・ペーシング制御ロジック１２８を含む。シス
テムバス制御装置インタフェース１２２は、４０ＭＨｚ
で動作する高性能の３２ビット（４バイト）ｉ４８６バ
ーストプロトコルを支援する。バーストモードにおいて
４，８および１６バイトのデータ転送と、非バーストモ
ードにおいて１から４バイトまでのデータ転送とが行わ
れる。Ｉ／Ｏバススレーブインタフェース１２６は、シ
ステムバス７６のスレーブデバイス向けの動作について
Ｉ／Ｏバス３２をモニタし、Ｉ／Ｏバス３２向けの動作
を無視する。Ｉ／Ｏバススレーブインタフェース１２６
がピックアップした全てのサイクルは、ＦＩＦＯバッフ
ァ１２４およびシステムバス制御装置インタフェース１
２２まで通される。
【００２５】Ｉ／Ｏバスからシステムバスへの変換ロジ
ック１０８はＩ／Ｏデバイス２８が、システムバス７６
をアクセスすることによりシステムメモリ２４，２６か
ら読み出したり、あるいはそれらへ書込むＩ／Ｏバス制
御装置として作用するに要する手段を提供する。これら
の動作のいずれかにおいて、Ｉ／ＯデバイスがＩ／Ｏバ
スを制御する。Ｉ／Ｏデバイスの速度で動作している非
同期Ｉ／Ｏバスインタフェース１２６により、バスイン
タフェースユニット６４は、メモリアドレスを復号化す
るため、かつ読取りあるいは書込みサイクルがシステム
メモリ２４あるいは２６用のものであることを決定する
ため、Ｉ／Ｏバス３２上のＩ／Ｏデバイス制御装置に対
するスレーブとして作用しうるようにされる。同時に、
システムバス制御装置インタフェース１２２は、バスイ
ンタフェースユニット６４がシステムバス７４での制御
装置として作用しうるようにする。メモリ制御装置５８
（図２）は、バスインタフェースユニット６４に対する
スレーブとして作用し、インタフェース６４にシステム
メモリから読み出したデータを提供するか、あるいはデ
ータをシステムメモリに書込む。システムメモリからの
読取り、あるいはそこへの書込みは、ＦＩＦＯバッファ
１２４を介して達成される。そのＦＩＦＯバッファ１２
４のブロック図を図３に示す。
【００２６】図３に示すように、ＦＩＦＯバッファ１２
４は、二重ポートを備える非同期性の双方向記憶装置で
あって、システムと、Ｉ／Ｏバス７６および３２との間
でデータ情報を一時的に記憶する。ＦＩＦＯバッファ１
２４は、４個の１６バイトバッファ１２５Ａ〜１２５Ｄ
と、ＦＩＦＯ制御回路１２３とを有する。４個のバッフ
ァ１２５Ａ〜１２５Ｄは、データをＩ／Ｏバス制御装置
およびシステムバススレーブへ、かつそこからバッファ
することによりＩ／Ｏバス３２とシステムバス７６とを
同時に動作させることができるようにする。ＦＩＦＯバ
ッファ１２４は、２個の３２バイトのバッファ（１２５
Ａ／１２５Ｂと１２５Ｃ／１２５Ｄ）として物理的に構
成されている。システムバス制御装置インタフェース１
２２とＩ／Ｏバススレーブインタフェース１２６とはそ
れぞれ一方の３２バイトのバッファを制御し、一方他方
の３２バイトのバッファはそれらに対してトランスペア
レントに動作する。３２バイトのバッファの双方共読取
り、および書込み動作に使用される。
【００２７】各ＦＩＦＯ １２４Ａ，１２５Ｂ，１２５
Ｃ，１２５Ｄは、各ＦＩＦＯに物理的に関連している
か、あるいは論理的に関連しているアドレスレジスタ・
セクションを有する。データがＩ／Ｏバス３２からＦＩ
ＦＯ １２５Ａまで転送されるにつれて、アドレスが隣
接しているとして、１６バイトのバッファが１６バイト
のデータで一杯になるまでデータは累積される。もし非
隣接アドレスがアドレス動作により検出されるとすれ
ば、ＦＩＦＯ １２５Ａは記憶されたデータをＦＩＦＯ
１２５Ｃまで転送し、同時にＦＩＦＯ １２５Ｂは新
しい非隣接アドレスからこのデータを受け取り始める。
ＦＩＦＯ １２５Ｂは、１６バイトのデータで一杯とな
るか、あるいは別の非隣接アドレスが検出されるまで丁
度ＦＩＦＯ１２５Ａのように継続する。次に、ＦＩＦＯ
１２５Ｂは記憶されたデータをＦＩＦＯ １２５Ｄま
で転送し、ＦＩＦＯ １２５Ａは再びデータを記憶し始
める。このように、非隣接アドレスデータの４個の１６
バイトブロックまで記憶することができる。
【００２８】さらに、２個の３２バイトのバッファを並
列に置くことにより、それらの間でデータの読取り、書
込みがトグルでき、そのため基本的に連続した読取り、
あるいは書込み機能を提供する。
【００２９】さらに、３２バイトのバッファを、他のＩ
／Ｏバス３２あるいはシステムバス２６に結合された２
個の１６バイトのバッファセクションに分割することに
より、クロッキングして記憶レジスタに出し入れする信
号に対する容量性ローディングに関連したＦＩＦＯの性
能に対するインパクトを最小にして記憶バッファの数を
増すことができる。このことが可能なのは、（並列に）
追加した２個のバッファ毎に容量性ローディングの半分
のみを各バスのクロック信号のローディングに追加する
からである。
【００３０】さらに、各レッグ（leg）において２個の
１６バイトのバッファを直列に置くことにより、例えば
読取り動作において１６バイトのバッファの一方がデー
タで一杯になると、他の平行のレッグがデータを累積し
ている間にデータをシリーズに他方の１６バイトのバッ
ファまで転送できる。従って、データの累積、あるいは
一方のバスから他方のバスまでのデータの転送のいずれ
においても時間の損失がない。
【００３１】ＦＩＦＯ １２４の動作を制御するための
ロジックはＦＩＦＯ制御回路１２３によって供給され
る。
【００３２】特定のＩ／Ｏデバイス２８は、１，２ある
いは４バイト（即ち、８，１６あるいは３２ビット）の
いずれかの帯域幅においてＩ／Ｏバスを介してシステム
メモリ２４または２６へ書込むことができる。Ｉ／Ｏデ
バイス２８によるシステムメモリへの書込みの間、書込
みデータの最初の転送分はまずＦＩＦＯバッファ１２５
Ａあるいは１２５Ｂに記憶される。Ｉ／Ｏバス予期アド
レス発生回路１２０は次に予期される、即ち隣接するア
ドレスを計算する。次の隣接するアドレスは後続のＩ／
Ｏアドレスに対してチェックされ、後続の転送分が隣接
しているか否か確認する。もし隣接しているとすれば、
第２のバイトの書込みデータが同じＦＩＦＯバッファ１
２５Ａあるいは１２５Ｂまで送られる。ＦＩＦＯはＩ／
Ｏバス３２から毎秒４０メガバイトまでの非同期速度で
データを受け取る。
【００３３】このプロセスは、バッファ１２５Ａあるい
は１２５Ｂのいずれかが１６バイトの情報パケットで一
杯になるか、あるいは非隣接アドレスが検出されるまで
継続する。次のクロックサイクルにおいて、バッファ１
２５Ａが一杯であると想定すれば、バッファ１２５Ａの
データはバッファ１２５Ａまで転送される。同様に、バ
ッファ１２５Ｂが一杯である場合、その中味の全ては単
一のクロックサイクルでバッファ１２５Ｄまで転送され
る。次に、バッファ１２５Ｃおよび１２５Ｄに記憶され
たデータは、システムバスの動作速度でｉ４８６バース
ト転送を介してシステムメモリに書込まれる。Ｉ／Ｏデ
バイスによるシステムメモリへの書込みの間ＦＩＦＯバ
ッファ１２４の動作はこのように連続的であり、バッフ
ァ１２５Ａと１２５Ｂとの間で交番し、一方がシステム
メモリに書込むべきデータを受け取っている間にバッフ
ァ１２５Ａと１２５Ｂの各々は、それぞれデータを隣接
するバッファ１２５Ｃあるいは１２５Ｄに移し空にされ
る。次に、ＦＩＦＯバッファ１２４は、（i）メモリに
書込まれる次にありうるバイトのデータのアドレスを予
測し、（ii）システムバス７６を介するＦＩＦＯバッフ
ァからシステムメモリまでの書込みデータの最大速度に
適合することによりシステムメモリへのデータ書込み速
度を最適化する。
【００３４】システムメモリからＩ／Ｏデバイス２８へ
のデータの読取りの間、ＦＩＦＯバッファ１２４は差動
的に動作する。システムバスアドレス発生回路１１８
は、初期の読取りアドレスを使用して読取りデータの後
続の読取りアドレスを発生させ、バッファ１２５Ｃまた
は１２５Ｄにおいてデータを累積する。システムバスが
１６バイトの帯域幅での転送を支援するので、システム
制御インタフェース１２２は１６バイトパケットの隣接
データを先取りし、Ｉ／Ｏバス３２が実際に後続のアド
レスを提供しなくともバッファ１２５Ｃまたは１２５Ｄ
にデータを記憶することにより転送間の待ち時間を低減
させる。バッファ１２５Ｃが先取りしたデータで一杯と
なると、その中味を１クロックサイクルでバッファ１２
５Ａへ転送する。同様に、バッファ１２５Ｄは一杯とな
るとバッファ１２５Ｂにデータを移し空となる。次に、
バッファ１２５Ａおよび１２５Ｂ内のデータは、１，２
または４バイトの帯域幅で特定のＩ／Ｏデバイス制御装
置により読取ることができる。このように、システムバ
スアドレス発生回路１１８は、Ｉ／Ｏ制御装置によりデ
ータの先取りを停止するよう命令されるまで増分カウン
タとして機能する。
【００３５】バス対バス・ペーシング制御ロジック１２
８は、高速Ｉ／Ｏデバイスに対してシステムメモリへの
より速いアクセスを生じる。Ｉ／ＯデバイスとＣＰＵと
の間のメモリ制御装置５８へのアクセスを交番するより
もむしろ、多数回のサイクルを要するより速いデバイス
によるデータの転送の間、Ｉ／Ｏバス３２を制御してい
るＩ／Ｏデバイスにシステムメモリへの割込みのないア
クセスを許容することにより、バス対バス・ペーシング
制御ロジック１２８はシステム１０の通常のメモリ制御
装置調停スキームをオーバライドする。このように、例
えばＣＰＵのようなローカルデバイスが、Ｉ／Ｏデバイ
スによる多数回サイクル伝送の間メモリバスの制御に対
して保留のリクエストを有しているとしても、バス対バ
ス・ペーシング制御ロジック１２８は、Ｉ／Ｏデバイス
に対してメモリバスを引続き制御することを許容する。
【００３６】プログラム化I／Ｏ回路１１６は、バスイ
ンタフェースユニット６４内でプログラム可能であるレ
ジスタの全てを包含しているバスインタフェースユニッ
ト６４の一部である。レジスタは、特定のレジスタが活
動状態か非活動状態かを決定するのに関連したビットを
有している。とりわけ、これらのレジスタは、バスイン
タフェースユニット６４が応答するシステムメモリおよ
び拡張メモリアドレス範囲、キャシュ可能か、あるいは
キャシュ不可能かのいずれかである拡張メモリアドレ
ス、システムメモリあるいはキャシュメモリ範囲、およ
びパリティあるいはエラーチェックがバスインタフェー
スユニットにより支援されているか否かを定義する。し
たがって、プログラム化Ｉ／Ｏ回路１１６はバスインタ
フェースユニット６４に対して、それが位置している環
境や、それが形成されているオプションを識別する。プ
ログラム化Ｉ／Ｏ回路１１６におけるレジスタは、Ｉ／
Ｏバス３２を介して直接プログラム化できない。したが
って、システム１０をプログラムするために、ユーザ
は、ＣＰＵレベルでプログラム化Ｉ／Ｏ回路１１６へシ
ステムバスを介して通信しうるＩ／Ｏデバイスへのアク
セスを有する必要がある。
【００３７】メモリアドレス比較ロジック１１０は、メ
モリアドレスがシステムメモリに対応するか、あるいは
Ｉ／Ｏバス３２に結合されたＩ／Ｏデバイス２８に位置
している拡張メモリに対応するか否かを決定する。シス
テムメモリ並びに拡張メモリはアドレスの非隣接ブロッ
クに存在しうるので、メモリアドレス比較ロジック１１
０は、プログラム化Ｉ／Ｏ回路１１６のレジスタからの
境界情報をロードされた複数の比較器を含み、いずれの
境界がいずれのメモリに対応するかを指示する。メモリ
アドレス比較ロジックにより特定のメモリアドレスが境
界情報と比較された後、バスインタフェースユニットは
そのように再活動状態（react）となる。例えば、もし
Ｉ／Ｏバス３２を制御しているＩ／Ｏデバイス３２が拡
張メモリからデータを読み出したり、あるいはそこへ書
込んでいるとすれば、バスインタフェース回路はそのア
ドレスをメモリ制御装置５８へ通す必要はなく、そのた
め時間とメモリ帯域幅とを節約する。
【００３８】エラー回復支援ロジック１１６は、たとえ
データパリティエラーが検出されたとしてもシステム１
０が動作を続行できるようにする。Ｉ／Ｏデバイス２８
のシステムメモリ２４または２６へのいずれかの読取
り、あるいは書込みアクセス時データのパリティがチェ
ックされる。支援ロジック１１２は、プログラム化Ｉ／
Ｏ回路１１２のレジスタと対活し、検出されたパリティ
エラーのアドレスと時間とを捕捉する。次いで、このレ
ジスタの中味は、適当なシステムソフトウェアにより活
用することができる。例えば、ＣＰＵ ３８を高レベル
割込みに対してプログラム化して、パリティエラーが検
出されるといつでもレジスタからアドレスを引き出すこ
とができる。その場合、ＣＰＵは、システムソフトウェ
アの命令に基き、システム動作を継続するか、あるいは
パリティエラーの識別されたソースの動作を単に終了さ
せるべきか判断しうる。
【００３９】キャッシュ・スヌーピングロジック１１４
は、Ｉ／Ｏバス３２にＩ／Ｏデバイスを位置させること
により拡張メモリへのいずれかの書込みにつきバスイン
タフェースユニット６４がＩ／Ｏバス３２をモニタする
ことができるようにする。スヌーピングロジックはま
ず、拡張メモリへの書込みが、ＳＲＡＭ ４０において
キャッシュ可能である拡張メモリにおいて発生したかを
まず決定する。もしそれがキャッシュ可能の拡張メモリ
でないとすれば、確認されたデータがキャッシュされる
危険性はない。しかしながら、もし、肯定的な比較結果
が、書込みがキャッシュ可能拡張メモリにおいて発生し
たことを示すとすれば、システムバス７６にわたってキ
ャッシュ無効サイクルが開始される。このようにＣＰＵ
は、ＳＲＡＭ ４０における対応するアドレスを無効に
するように命令される。キャッシュ・スヌーピングロジ
ック１１４は、肯定的比較結果のアドレスを記憶する手
段を提供する。そのため、Ｉ／Ｏバスのスヌーピングが
最初の肯定的比較結果の検出の直後に続行し、それによ
りＩ／Ｏバス３２の連続的なモニタ作業を許容する。
【００４０】本発明は一般的には前述したバスインタフ
ェースユニット６４に関し、特に、コンピュータシステ
ム１０においてシステムバス７６と入力／出力バス３２
の中間に位置するバスインタフェースユニット６４内に
含まれたシステムバスからＩ／Ｏバスへの変換ロジック
１０６に関する。変換ロジック１０６は、バスインタフ
ェースユニット６４のハードウェアに構築されたアルゴ
リズムによって実行される。バスインタフェースユニッ
ト６４の変換ロジック１０６は、システムバス７６とＩ
／Ｏバス３２の動作を同期化する。バス３２とバス７６
の同期化により、異なる速度でかつ異なるデータ転送帯
域幅で相互に通信しているシステムバスデバイスと入力
／出力デバイスとを補償する。
【００４１】変換ロジック１０６は、システムの重要な
プロセスを阻害することなく２つのサイクル条件を最適
化し、かつ組み合わせることによりシステムバス７６か
らＩ／Ｏバス３２への転送性能を向上させる。第１の条
件は、速いシステムデバイスがデータを遅いＩ／Ｏデバ
イス２８に書込んでいる場合に発生する。（ＣＰＵ３８
の代りの）メモリ制御装置５８のようなシステムデバイ
スが、Ｉ／Ｏデバイスがデータを受け取ることができな
い以上の速い速度でシステムバス７６にわたりデータを
書込む。このように、本発明は、速いシステムデバイス
から遅いＩ／Ｏデバイスへ書込まれたデータを一時的に
記憶することができるバッファ、並びにシステムバスサ
イクルを終了するロジックとを提供する。このように、
バッファにポストされた書込みデータは、たとえ書込み
データの全てがまだＩ／Ｏデバイス２８に書込まれてい
ない場合でもシステムバス７６を後続の動作に対して解
放する。第１の条件に応答した変換ロジック１０６のこ
の動作を以下ポストされた書込みサイクルと称すること
にする。
【００４２】変換ロジック１０６が動作する第２の条件
は、（ＣＰＵ ３８の代りの）メモリ制御装置５８のよ
うなシステムデバイスが、システムバス７６を制御し、
Ｉ／Ｏバス３２上でスレーブとして作用するＩ／Ｏデバ
イス２８向けの読取りあるいは書込みサイクルを開始し
たく、かつシステムデバイスのデータバス幅がＩ／Ｏデ
バイス２８のデータバス幅より大きい場合に発生する。
（典型的には、システムデバイスのデータバス幅は３２
ビットで、これはバスインタフェースユニット６４のシ
ステムバス側およびＩ／Ｏバス側の双方においてサポー
トされ、Ｉ／Ｏデバイスのデータバス幅は８ビット、１
６ビット、あるいは３２ビットである。）８ビットスレ
ーブに対する１６ビットのアクセスあるいは８ビットあ
るいは１６ビットのＩ／Ｏスレーブに対する３２ビット
のアクセスの場合、データバス幅が不適合の結果、シス
テムバス７６を介してＩ／Ｏバス上の８ビットあるいは
１６ビットＩ／Ｏデバイス３２と通信しているメモリ制
御装置５８は、該メモリ制御装置５８がシステムバス７
６の制御を放棄しうる前にＩ／Ｏデバイスが完全な読取
り、あるいは書込みリクエストを受け取るのを待機する
必要がある。ＣＰＵは３２ビットデータバス幅でシステ
ムバス７６を介してデータを転送することができるの
で、もしデータが８ビットのＩ／Ｏデバイスから読み出
すか、あるいはそこへ書込むことになっているとすれ
ば、３２ビットの読取りあるいは書込みデータは変換ロ
ジック１０６内のバッファ（図示せず）に一時的に記憶
される。好適実施例におけるバッファは、３２ビットの
データやアドレスを保持する容量を有している。変換ロ
ジック１０６は、システムバス７６上に開始された単一
の３２ビットの読取りおよび書込みサイクルを、Ｉ／Ｏ
デバイス２８によって扱いうる４個の８ビットサイクル
あるいは２個の１６ビットサイクルに変換する手段を提
供する。第２の条件に応答した変換ロジック１０６のこ
の動作を以下変換サイクルと称することにする。
【００４３】変換ロジック１０６は、調停サイクルＴ
ARBと許可サイクルＴGNT（図４参照）との間で交番する
ＣＡＣＰ回路６２の動作に影響を与える。調停サイクル
ＴARBの間、ＣＡＣＰ回路６２はＩ／Ｏデバイス２８と
ＣＰＵ ３８との間で調停し、Ｉ／Ｏデバイス２８とＣ
ＰＵ ３８のいずれにＩ／Ｏバス３２の制御を許可すべ
きか決定する。許可サイクルＴGNTの間、ＣＡＣＰ回路
６２は、Ｉ／Ｏバス３２の制御を許可し、前記システム
バス２８の制御をＩ／Ｏデバイス２８あるいはＣＰＵ
３８の一方まで拡張する。ポストされた書込みサイクル
と変換サイクルの双方におけるデータのバッファリング
によりＣＡＣＰ回路６２が、一連のＩ／Ｏサイクルの中
間でＩ／Ｏバス３２を新しいＩ／Ｏデバイスに許可する
のを阻止する。
【００４４】変換サイクルとポストされた書込みサイク
ルの動作を以下詳細に説明する。図５はバスインタフェ
ースユニット６４における変換ロジック１０６による変
換サイクルの実行の結果のタイミング図を示す。図５の
タイミング図は、（ＣＰＵの代りの）メモリ制御装置５
８による８ビットＩ／Ｏデバイス２８への３２ビットの
読取り、あるいは書込み転送に関する。勿論、本発明の
原理は１６ビットのＩ／Ｏデバイスにも適用される。図
５の上の線に示すように、全体の転送は以下のように進
行する。コンピュータシステム１０において、ＣＰＵ
３８がＩ／Ｏデバイスへ読取りあるいは書込みサイクル
を開始するとき、ＣＰＵは周波数制御モジュール４４、
メモリ制御装置５８およびバスインタフェースユニット
６４を介して通信する必要がある。周波数制御モジュー
ル４４とメモリ制御装置５８とは、読取りあるいは書込
みサイクルにおいて少なくとも１クロックサイクル（そ
れぞれ、図５におけるＴFCMおよびＴMC）の遅延を発生
させる。これらの遅延はまた、転送の終りでの遅延Ｔ
EDTと共にサイクルの終りにおいて発生し、サイクルに
対してさらに１あるいは２クロック時間を付加する。読
取りあるいは書込みサイクルの開始と終了時におけるこ
れらの遅延の中間において、バスインタフェースユニッ
ト６４の変換ロジック１０６は、メモリ制御装置５８か
らの３２ビットの読取り、あるいは書込みデータを４個
のバック・ツー・バックＩ／Ｏ読取り、あるいは書込み
サイクル（ＴI/O）に変換する。
【００４５】そのためバスインタフェースユニット６４
の変換ロジック１０６は、ＣＰＵ３８の代りに変換サイ
クルを実行する。このように、ＣＰＵ ３８は、それぞ
れＴFCMおよびＴMCの遅延を伴った４個の８ビットのデ
ータ転送サイクルを実行する必要がない。その結果、図
５の下の線に示すように、ＣＡＣＰ回路６２が許可モー
ドにある間であって他のアクティビティがＩ／Ｏバス３
２で起こりえない間の時間（ＴGNT）が減少する。もし
ＣＰＵ ３８がそれ自身の変換サイクルを実行する必要
があるとすれば、各ＴI/O時間の後ＴFCMおよびＴMCの遅
延があり、そのためＣＰＵ ３８がバスを制御しなけれ
ばならない時間を増加させる。
【００４６】Ｉ／Ｏバス仕様においては、Ｉ／Ｏスレー
ブは、それらがＩ／Ｏデバイスを遅延させてもよい時間
の長さが制限されている。これは、ダイナミックシステ
ムメモリのリフレッシュのようなＩ／Ｏバスあるいはシ
ステムバスに対する、時間が重要なプロセスを阻害させ
ないためである。典型的には、好適実施例においては、
３．５マイクロ秒がＩ／Ｏスレーブが読取り、あるいは
書込みサイクルを遅延させることが許容される最大の時
間（ＴI/O）である。これらのサイクルの４つをバック
・ツー・バックでバッファリングするには大体１４マイ
クロ秒を要する。ＣＡＣＰ回路６２による調停は遅延時
間ＴFCMとＴMCとの間に発生する。調停の間ＤＭＡ制御
装置６０はシステムメモリ２４，２６をリフレッシュす
ることができる。好適実施例においては、システムメモ
リ２４，２６は１５．６マイクロ秒のリフレッシュ間隔
を有している。もしリフレッシュが先のリフレッシュの
３回のリフレッシュ間隔（４６．３マイクロ秒）内に発
生しないとすれば、システムのタイムアウトとダイナミ
ックＲＡＭメモリのロスが発生する。しかしながら、い
つ先のリフレッシュが行われたか不明のため、デバイス
は、最大２回のリフレッシュ間隔（３１．２マイクロ
秒）に対してＩ／Ｏバス３２を安全に所有できる。した
がって、変換サイクルによる後続の調停の期間と期間の
中間の最大１４マイクロ秒の時間はリフレッシュ動作に
悪影響を与えない。
【００４７】ポストされた書込みサイクルに関しては、
変換ロジック１０６におけるバッファはまた、Ｉ／Ｏデ
バイス２８に書込まれる前に３２ビットの書込みデータ
をバッファする手段を提供する。そのような動作によ
り、例えばＣＰＵメモリサイクルあるいはキャッシュサ
イクルのようなＩ／Ｏバス３２に関係しないアクティビ
ティに対してシステムバスを解放する。しかしながら、
次のＣＰＵ動作がＩ／Ｏデバイス２８に対する別の書込
みであるとすれば、ポストされた書込みサイクルは時間
の節約をも提供する。図６はＣＰＵ ３８によるＩ／Ｏ
デバイス２８への一連の書込み動作の結果のタイミング
図を示す。図６の上の線で示すように、書込み転送は、
周波数制御モジュール４４によって導入された遅延（Ｔ
FCM）およびメモリ制御装置５８によって導入された遅
延（ＴMC）によって生じた遅延ＴFC MおよびＴMCを伴っ
て開始する。ＴI/O1は、変換ロジック１０６においてポ
スト（バッファ）されたデータであってＩ／Ｏバス３２
を介してのＣＰＵ ３８からＩ／Ｏデバイス２８へのデ
ータの最初の書込みサイクルを表す。ＴI/O2はＩ／Ｏバ
ス３２を介しての書込みデータの第２の書込みサイクル
を表す。ＴRは、Ｉ／Ｏバス３２での書込みアクティビ
ティの完了時にＣＰＵに提供される作動可能信号であ
る。
【００４８】最初の書込みサイクルデータがポストされ
ているので、ＴR作動可能信号はポスティング時直ちに
ＣＰＵに提供しうる。このように、周波数制御モジュー
ル４４とメモリ制御装置５８とを介するＣＰＵ通信に固
有の遅延ＴFCMとＴMCとは、Ｉ／Ｏバス３２上で書込み
サイクルが完了すると同時にシステムバス７６において
発生しうる。第２の書込みサイクルＴI/O2は、最初の書
込みサイクルＴI/O1の直後Ｉ／Ｏバスを進行しうる。も
し最初の書込みサイクルデータがポストされていないと
すれば、作動可能信号ＴR、および遅延ＴFCMおよびＴMC
に対して要する時間は、第１の書込みサイクルＴI/O1と
第２の書込みサイクルＴI/O2の中間で発生しなければな
らない。この時間は、図６の上の線で示すように最初の
書込みサイクルＴI/O1の下でマスクされておらず、ＣＰ
ＵからＩ／Ｏデバイスへの後続の書込みサイクルを完了
させるにはより長い時間がかかる。さらに、ＴI/O1とＴ
I/ O2とは、図７の条件によって定義されるような変換サ
イクルでありうる。
【００４９】本発明の好適実施例においてはポストされ
た書込みサイクルと変換サイクルとは同時に起こりう
る。変換ロジック１０６は、変換動作およびポストされ
た書込み動作の双方に対してバッファとして使用され
る。しかしながら、図７に列挙した条件は、システムタ
イムアウトを発生させないためにバッファされたサイク
ルの数に課する必要がある。したがってリフレッシュサ
イクルはＣＡＣＰ調停モードの間にのみシステムメモリ
の要求により発生する。そして、ＣＡＣＰがリフレッシ
ュサイクルを実行するよう要求される直前にＩ／Ｏデバ
イス２８あるいはＣＰＵ ３８がバスの制御を獲得しう
るので、一連の調停モードの間の時間は３１．２マイク
ロ秒を上回ってはならない。図５および図６に示すよう
に、Ｉ／Ｏバスのアクティビティが連続しており、初期
接続手順の遅延ＴFCMおよびＴMCによって割り込まれな
いのでＣＡＣＰ回路６２はバッファされたデータの後続
のＩ／Ｏサイクルの中間では調停モードへは入らない。
したがって、バッファされた３．５マイクロ秒のＩ／Ｏ
サイクルの数は、一連の調停サイクルの中間で３１．２
マイクロ秒が経過しないよう保証するために制限する必
要がある。
【００５０】ポストされた書込み／変換サイクル（Ｔ
FCM，ＴMC）が始まる時に発生する初期接続手続の遅延
は約０．２マイクロ秒である。最大６個のＩ／Ｏサイク
ルをバッファリングすることにより、図７に示す条件下
では、ＣＡＣＰ調停サイクルは少なくとも［（６×３．
５マイクロ秒）＋（０．２マイクロ秒）＝２１．２マイ
クロ秒］毎に発生する。そのように６個のバッファされ
たＩ／Ｏサイクルに制限したことにより、最後のＩ／Ｏ
サイクルの終りと、システムメモリをリフレッシュでき
なかったことによりシステムタイムアウトの発生する時
間との間に最小１０．０マイクロ秒（３１．２マイクロ
秒−２１．２マイクロ秒）が許容される。この最小１
０．０マイクロ秒はＤＭＡ制御装置が調停モードへ入
り、システムバスの制御を獲得し、リフレッシュサイク
ルを開始するに十分な時間を提供する。
【００５１】
【発明の効果】本発明は、以上説明したように構成され
ているので、バスインタフェースユニットにおける変換
ロジックによりステムバスとＩ／Ｏバスとの動作が同期
化されることにより、異なる速度でかつ異なるデータ転
送帯域幅で相互に通信するシステムバスデバイスと入力
／出力デバイスとを補償し、コンピュータシステムの性
能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の原理に従って構成されたバスインタフ
ェースユニットを組み入れたコンピュータシステムの概
略ブロック図。
【図２】図１に示すコンピュータシステムのバスインタ
フェースユニットの概略ブロック図。
【図３】図２に示すバスインタフェースユニットのＦＩ
ＦＯバッファの概略ブロック図。
【図４】図１のＣＡＣＰ回路の動作サイクルを示すタイ
ミング図。
【図５】図２に示す変換ロジックの動作の結果のタイミ
ング図。
【図６】図２に示す変換ロジックの動作の結果のタイミ
ング図。
【図７】サイクルをポストする条件を列挙した図。
フロントページの続き (72)発明者 ナダー・アミニ アメリカ合衆国33434、フロリダ州 ボ カ・ラトン、ノース・ウエスト・サーティ ース・ストリート 2878番地 (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、サウスウエスト・フィフス・ ストリート 1069番地 (72)発明者 カング・ンゴック・トラン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、ノース・ウエスト・サーティ ーンス・ストリート 624番地、ナンバー 34

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 システムメモリと、 前記システムメモリへのアクセスを制御するメモリ制御
    装置であって、メモリバスによって前記システムメモリ
    と接続されているメモリ制御装置と、 前記メモリ制御装置に電気的に接続され、前記メモリバ
    スを介して前記システムメモリからデータを読取った
    り、そこへデータを書込むことのできる中央処理装置
    と、 システムバスによって前記メモリ制御装置に電気的に接
    続され、かつ入力／出力バスによって入力／出力デバイ
    スに電気的に接続されているバスインタフェースユニッ
    トとを備え、 前記バスインタフェースユニットは、当該バスインタフ
    ェースユニットが前記システムバスに応答しており、か
    つ所定セットの動作条件に応答して、前記システムバス
    から前記バスインタフェースユニットを介して前記入力
    ／出力バスに転送されたデータを一時的に記憶している
    とき前記システムバスを保持する変換ロジックであっ
    て、データがバッファから前記入力／出力バスへ完全に
    転送されたか否かとは無関係に前記システムバスから前
    記バッファへのデータの転送が完了するとき前記システ
    ムバスへの応答を終了する変換ロジックを含むことを特
    徴とするコンピュータシステム。
  2. 【請求項２】 前記変換ロジックが、前記バスインタフ
    ェースユニットのハードウェアに組み込まれたアルゴリ
    ズムによって実行されることを特徴とする請求項１に記
    載のコンピュータシステム。
  3. 【請求項３】 前記所定のセットの動作条件の中の１つ
    の条件は、前記中央処理装置の代りに前記メモリ制御装
    置が前記入力／出力デバイスにデータを書込むとき発生
    することを特徴とする請求項１に記載のコンピュータシ
    ステム。
  4. 【請求項４】 前記所定のセットの動作条件の中の１つ
    の条件は、前記中央処理装置の代りの前記メモリ制御装
    置が、前記入力／出力バスのスレーブとして作用する前
    記入力／出力デバイスに向けられた読取り、あるいは書
    込みサイクルを開始し、かつ前記メモリ制御装置のデー
    タバス幅が前記入力／出力デバイスの対応するデータバ
    ス幅より大きいときに発生することを特徴とする請求項
    １に記載のコンピュータシステム。
  5. 【請求項５】 コンピュータシステムにおいてシステム
    メモリと入力／出力デバイスとの間で転送されたデータ
    を記憶する方法において、 システムメモリと、メモリバスにより前記システムメモ
    リに接続されかつ前記システムメモリへのアクセスを制
    御するメモリ制御装置とを設けるステップと、 前記メモリ制御装置に電気的に接続され、前記メモリバ
    スを介して前記システムメモリからデータを読取り、か
    つそこへデータを書込むことのできる中央処理装置を設
    けるステップと、 システムバスにより前記メモリ制御装置に電気的に接続
    され、かつ入力／出力バスにより前記入力／出力デバイ
    スに電気的に接続されたバスインタフェースユニットを
    設けるステップと、 前記バスインタフェースユニットが、それが前記システ
    ムバスに応答しているとき前記システムバスを保持する
    ステップと、 所定の一連の動作条件に応答して、前記バスインタフェ
    ースユニットのバッファに、前記システムバスから前記
    バスインタフェースユニットを介して前記入力／出力バ
    スに転送されたデータを記憶するステップと、 データが前記バッファから前記入力／出力バスへ完全に
    転送されたか否かとは無関係に、前記システムバスから
    前記バッファへのデータの転送が完了すると前記システ
    ムバスに対する前記バスインタフェースユニットの応答
    を終了するステップとを備えることを特徴とする方法。
  6. 【請求項６】 前記システムバスが、１６バイトまでの
    データ転送において前記バスインタフェースユニットと
    前記システムメモリとの間で読取りあるいは書込みデー
    タを転送し、前記入力／出力デバイスが、１，２あるい
    は４バイトのデータバス幅において前記入力／出力デバ
    イスと前記バスインタフェースユニットの間で読取り、
    あるいは書込みデータを転送することを特徴とする請求
    項５に記載の方法。
  7. 【請求項７】 前記所定の一連の動作条件の１つが、前
    記中央処理装置の代りの前記メモリ制御装置が前記入力
    ／出力デバイスにデータを書込むとき発生することを特
    徴とする請求項５に記載の方法。
  8. 【請求項８】 前記所定の一連の動作条件の１つが、前
    記中央処理装置の代りの前記メモリ制御装置が、前記入
    力／出力バス上のスレーブとして作用する前記入力／出
    力デバイスに向けられた読取り、あるいは書込みサイク
    ルを開始し、かつ前記メモリ制御装置のデータ転送バス
    幅が前記入力／出力デバイスの対応するデータバス幅よ
    り大きいときに発生することを特徴とする請求項５に記
    載の方法。
JP4317365A 1992-01-02 1992-11-26 コンピュータシステムと、そのシステムメモリと入力／出力デバイス間の転送データを記憶する方法 Pending JPH05242015A (ja)

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