JPH05242183A - Delay analysis result display method - Google Patents
Delay analysis result display methodInfo
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- JPH05242183A JPH05242183A JP4017317A JP1731792A JPH05242183A JP H05242183 A JPH05242183 A JP H05242183A JP 4017317 A JP4017317 A JP 4017317A JP 1731792 A JP1731792 A JP 1731792A JP H05242183 A JPH05242183 A JP H05242183A
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Abstract
(57)【要約】
【目的】レジスタ転送レベル機能記述を行う設計の段階
で遅延時間を正確に考慮できるようにする。
【構成】レジスタ転送レベル機能記述情報記憶手段１
は、レジスタ転送レベル機能記述手段０により記述され
たレジスタ間の情報転送レベルの記述を記憶する。遅延
解析部指定情報記憶手段３は、遅延解析部指定手段２に
より指定されたレジスタの始点と終点の情報を記憶す
る。機能記述情報−回路接続情報間対応情報記憶手段５
は、論理合成手段４により出力された機能記述情報と生
成された回路の情報の対応の情報を記憶する。回路接続
情報記憶手段６は、論理合成手段４により生成された論
理的に接続された回路の情報を記憶する。遅延解析結果
記憶手段８は、遅延解析手段７により解析された回路上
のパス及びその遅延時間を記憶する。遅延解析結果表示
手段９は、レジスタ転送レベル機能情報と関連付けて遅
延解析手段７により解析されたパスの遅延時間の表示を
行う。
(57) [Summary] [Purpose] To enable accurate consideration of delay time at the design stage for register transfer level functional description. [Structure] Register transfer level function description information storage means 1
Stores the description of the information transfer level between registers described by the register transfer level function description means 0. The delay analysis unit designation information storage unit 3 stores information on the start point and end point of the register designated by the delay analysis unit designation unit 2. Function description information-circuit connection information correspondence information storage means 5
Stores the correspondence information between the function description information output by the logic synthesizing unit 4 and the generated circuit information. The circuit connection information storage means 6 stores information on the logically connected circuits generated by the logic synthesis means 4. The delay analysis result storage means 8 stores the path on the circuit analyzed by the delay analysis means 7 and its delay time. The delay analysis result display means 9 displays the delay time of the path analyzed by the delay analysis means 7 in association with the register transfer level function information.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、遅延解析結果表示方式
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay analysis result display system.
【０００２】[0002]
【従来の技術】従来の遅延解析結果表示方式は、遅延解
析手段により解析された回路上のパス及びその遅延時間
をリストや統計グラフとして表示していた。装置設計者
はこの情報をもとに以下のような方法により、レジスタ
転送レベル機能記述情報の該当部分の修正を行ってい
た。2. Description of the Related Art In the conventional delay analysis result display system, the paths on the circuit analyzed by the delay analysis means and their delay times are displayed as a list or a statistical graph. Based on this information, the device designer corrects the relevant part of the register transfer level function description information by the following method.
【０００３】 回路接続情報記憶手段に記憶されてい
る情報を、回路図出力手段等により回路図として取り出
す。The information stored in the circuit connection information storage means is taken out as a circuit diagram by the circuit diagram output means or the like.
【０００４】 遅延解析における設計基準値違反であ
るパスが、前記回路図上のどのパスに該当するかを調べ
る。It is checked to which path on the circuit diagram the path that violates the design reference value in the delay analysis corresponds.
【０００５】 前記回路図上の該当するパスが、レジ
スタ転送レベル機能記述情報記憶手段に記憶されている
情報のどの部分の記述に該当するかを調べる。It is checked which part of the information stored in the register transfer level function description information storage means corresponds to the corresponding path on the circuit diagram.
【０００６】 レジスタ転送レベル機能記述情報記憶
手段に記憶されている情報の該当部分を修正する。The relevant portion of the information stored in the register transfer level function description information storage means is corrected.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の遅延解
析結果表示方式は、レジスタ転送レベル機能記述を行う
設計の段階においては、遅延時間を正確に考慮した設計
ができない。このため、レジスタ転送レベル機能記述の
設計段階が一旦終了しても、後の遅延解析の段階におい
て設計基準値違反となり、レジスタ転送レベル機能記述
の修正が必要になるという欠点がある。In the conventional delay analysis result display method described above, it is not possible to accurately consider the delay time at the design stage of register transfer level function description. Therefore, even if the design stage of the register transfer level functional description is once ended, there is a drawback that the design standard value is violated in the later delay analysis stage, and the register transfer level functional description needs to be corrected.
【０００８】またこの場合、遅延解析手段により解析さ
れた設計基準値違反の回路上のパスとレジスタ転送レベ
ル機能記述情報記憶手段に記憶されている情報との対応
が明解ではないため、レジスタ転送レベル機能記述の修
正に時間と労力がかかるという欠点がある。Further, in this case, since the correspondence between the path on the circuit violating the design standard value analyzed by the delay analysis means and the information stored in the register transfer level function description information storage means is not clear, the register transfer level is not clear. It has the drawback that it takes time and effort to modify the functional description.
【０００９】[0009]
【課題を解決するための手段】第１の発明は、レジスタ
間の情報転送レベルを記述するレジスタ転送レベル機能
記述手段と、前記レジスタ転送レベル機能記述手段によ
り記述されたレジスタ間の情報転送レベルの機能記述情
報を記憶するレジスタ転送レベル機能記述情報記憶手段
と、前記レジスタ転送レベル機能記述記憶手段に記憶さ
れている機能記述情報に対して遅延解析を行うレジスタ
の始点と終点を指定する遅延解析部指定手段と、前記遅
延解析部指定手段により指定された前記レジスタの始点
と終点の情報を記憶する遅延解析部指定情報記憶手段
と、前記レジスタ転送レベル機能記述情報記憶手段に記
憶されている前記機能記述情報と前記遅延解析部指定情
報記憶手段に記録されている前記レジスタの始点と終点
の情報から、前記レジスタの始点と終点の間の機能を満
足する論理接続回路を生成し且つ前記機能記述情報と生
成された前記論理接続回路情報の対応を対応情報として
出力する論理合成手段と、前記論理合成手段により生成
された論理接続情報を記憶する回路接続情報記憶手段
と、前記論理合成手段により出力された前記対応情報を
記憶する機能記述情報・回路接続情報間対応情報記憶手
段と、前記回路接続情報記憶手段に記憶されている前記
論理接続情報より回路上のパスの遅延解析を行い前記解
析された回路上のパス及び前記パスの遅延時間を出力す
る遅延解析手段と、前記遅延解析手段により前記解析さ
れた回路上のパス及び前記パスの遅延時間を記憶する遅
延解析結果記憶手段と、前記レジスタ転送レベル機能記
述情報記憶手段に記憶されている前記機能記述情報と前
記機能記述情報・回路接続情報間対応情報記憶手段に記
憶されている前記対応情報と前記遅延解析結果記憶手段
に記憶されている前記パス及び前記パスの遅延時間情報
から前記機能記述情報と関連付けて前記遅延解析手段に
より解析された遅延時間の表示を行う遅延解析結果表示
手段とを含むことを特徴とする。According to a first aspect of the present invention, there is provided a register transfer level function description means for describing an information transfer level between registers and an information transfer level between registers described by the register transfer level function description means. A register transfer level function description information storage unit for storing function description information, and a delay analysis unit for designating a start point and an end point of a register for performing delay analysis on the function description information stored in the register transfer level function description storage unit. Specifying means, delay analyzing section specifying information storage means for storing information on the start point and end point of the register specified by the delay analyzing section specifying means, and the function stored in the register transfer level function description information storage means From the description information and the start point and end point information of the register recorded in the delay analysis section designation information storage means, A logic synthesizing means for generating a logic connection circuit satisfying the function between the start point and the end point of the star and outputting the correspondence between the function description information and the generated logic connection circuit information as correspondence information; Circuit connection information storage means for storing the generated logic connection information, function description information / circuit connection information correspondence information storage means for storing the correspondence information output by the logic synthesis means, and the circuit connection information storage means Delay analysis means for performing a delay analysis of a path on the circuit from the logical connection information stored in, and outputting the analyzed path on the circuit and the delay time of the path; and the delay analysis means for analyzing the delay. Delay analysis result storage means for storing a path on the circuit and delay time of the path, and the device stored in the register transfer level function description information storage means. From the description information and the correspondence information stored in the function description information / circuit connection information correspondence information storage means, the path stored in the delay analysis result storage means and the delay time information of the path, the function description information And delay analysis result display means for displaying the delay time analyzed by the delay analysis means in association with the delay analysis result display means.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例の構成図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【００１２】レジスタ転送レベル機能記述手段０は、レ
ジスタ間の情報転送レベルの動作の情報を出力する。レ
ジスタ転送レベル機能記述情報記憶手段１は、レジスタ
転送レベル機能記述手段０により記述されたレジスタ間
の情報転送レベルの記述を記憶する。遅延解析部指定手
段２は、レジスタ転送レベル機能記述記憶手段１に記憶
されている情報に対して、遅延解析を行うレジスタの始
点と終点を指定する。遅延解析部指定情報記憶手段３
は、遅延解析部指定手段２により指定されたレジスタの
始点と終点の情報を記憶する。論理合成手段４は、レジ
スタ転送レベル機能記述情報記憶手段１に記憶されてい
る情報と遅延解析部指定情報記憶手段３に記録されてい
るレジスタの始点と終点の情報から、そのレジスタの始
点と終点の間の機能を満足する各素子及びネットの接続
情報からなる論理的に接続された回路を生成し、且つ機
能記述情報と生成された回路の情報の対応を出力する。
機能記述情報−回路接続情報間対応情報記憶手段５は、
論理合成手段４により出力された機能記述情報と生成さ
れた回路の情報の対応の情報を記憶する。回路接続情報
記憶手段６は、論理合成手段４により生成された論理的
に接続された回路の情報を記憶する。遅延解析手段７
は、回路接続情報記憶手段６に記憶されている情報より
回路上のパスの遅延解析を行い、解析された回路上のパ
ス及びその遅延時間を出力する。遅延解析結果記憶手段
８は、遅延解析手段７により解析された回路上のパス及
びその遅延時間を記憶する。遅延解析結果表示手段９
は、レジスタ転送レベル機能情報記憶手段１に記憶され
ている情報と機能記述情報−回路接続情報間対応情報記
憶手段５に記憶されている情報と遅延解析結果記憶手段
８に記憶されている情報から、レジスタ転送レベル機能
情報記憶手段１に記憶されている情報と関連付けて遅延
解析手段７により解析された遅延時間の表示を行う。The register transfer level function description means 0 outputs information on the operation of the information transfer level between registers. The register transfer level function description information storage unit 1 stores the description of the information transfer level between the registers described by the register transfer level function description unit 0. The delay analysis unit designating means 2 designates the start point and the end point of the register for which the delay analysis is performed with respect to the information stored in the register transfer level function description storage means 1. Delay analysis part designation information storage means 3
Stores information on the start point and end point of the register designated by the delay analysis unit designating unit 2. The logic synthesizing means 4 uses the information stored in the register transfer level function description information storage means 1 and the start point and end point information of the register recorded in the delay analysis section designation information storage means 3 to determine the start point and end point of the register. A logically connected circuit composed of connection information of each element and a net satisfying the function between is generated, and the correspondence between the function description information and the generated circuit information is output.
The function description information-circuit connection information correspondence information storage means 5 is
The correspondence information between the function description information output by the logic synthesis means 4 and the generated circuit information is stored. The circuit connection information storage means 6 stores information on the logically connected circuits generated by the logic synthesis means 4. Delay analysis means 7
Performs delay analysis of the path on the circuit based on the information stored in the circuit connection information storage means 6, and outputs the analyzed path on the circuit and its delay time. The delay analysis result storage means 8 stores the path on the circuit analyzed by the delay analysis means 7 and its delay time. Delay analysis result display means 9
From the information stored in the register transfer level function information storage means 1, the information stored in the function description information-circuit connection information correspondence information storage means 5 and the information stored in the delay analysis result storage means 8. The delay time analyzed by the delay analysis unit 7 is displayed in association with the information stored in the register transfer level function information storage unit 1.
【００１３】図２は、本実施例を説明するための遅延解
析結果表示方式のイメージの例である。レジスタ転送レ
ベル機能記述を行う設計者が、マウス等のポインティン
グデバイスによりレジスタ転送レベル機能記述情報上の
始点のレジスタと終点のレジスタを指定することによ
り、そのレジスタ間の遅延時間に関する情報が表示され
る。表示２０は、該当するパスの終点に該当するレジス
タ転送レベル機能記述情報の表示であり、表示２１は、
該当するパスの途中経路点に該当するレジスタ転送レベ
ル機能記述情報の表示であり、表示２２は、該当するパ
スの始点に該当するレジスタ転送レベル機能記述情報の
表示である。表示２３は、遅延解析結果を表示するパス
の表示であり、表示２４は、該当するパスの遅延時間の
表示であり、表示２５は、該当する遅延時間と該当する
回路のクロック周期の比率の表示である。図３は、図１
における遅延解析結果表示手段９の処理手順例である。FIG. 2 is an example of an image of the delay analysis result display system for explaining the present embodiment. The designer who performs the register transfer level function description specifies the start point register and the end point register on the register transfer level function description information with a pointing device such as a mouse, and the information about the delay time between the registers is displayed. .. Display 20 is a display of register transfer level function description information corresponding to the end point of the corresponding path, and display 21 is
The register transfer level function description information corresponding to the intermediate route point of the corresponding path is displayed, and the display 22 is the register transfer level function description information corresponding to the start point of the corresponding path. A display 23 is a display of a path for displaying a delay analysis result, a display 24 is a display of a delay time of the corresponding path, and a display 25 is a display of a ratio of the corresponding delay time and a clock cycle of the corresponding circuit. Is. FIG. 3 shows FIG.
6 is an example of a processing procedure of the delay analysis result display means 9 in FIG.
【００１４】開始処理３０により、処理がはじまる。終
了判断処理３１ではパス上のすべての経路点についてが
検索処理が終了したときのみ終了処理３４へ移り、それ
以外の場合は検索処理３２へ移る。検索処理３２ではパ
ス上の一つの経路点が、レジスタ転送レベル機能記述情
報のどの部分に該当するかを、図１における機能記述情
報−回路接続情報間対応情報記憶手段５に記憶されてい
る情報より検索する。次に、表示処理３３では、検索処
理３２において該当する経路点が、図１における機能記
述情報−回路接続情報間対応情報記憶手段５に記憶され
ている情報中に存在する場合は、レジスタ転送レベル機
能記述情報の該当部分を出力して終了判断処理３１へ移
る。該当する経路点が、図１における機能記述情報−回
路接続情報間対応情報記憶手段５に記憶されている情報
中に存在しない場合は、何も出力せずに終了判断処理３
１へ移る。終了処理３４において一連の処理が終了す
る。The start process 30 starts the process. In the end determination process 31, the process moves to the end process 34 only when the search process is completed for all the route points on the path, and to the search process 32 otherwise. In the search process 32, the information stored in the function description information / circuit connection information correspondence information storage means 5 in FIG. 1 indicates which part of the register transfer level function description information one path point on the path corresponds to. Search more. Next, in the display process 33, if the corresponding route point in the search process 32 exists in the information stored in the function description information / circuit connection information correspondence information storage means 5 in FIG. The relevant part of the function description information is output and the process proceeds to the end determination process 31. If the corresponding route point does not exist in the information stored in the function description information / circuit connection information correspondence information storage means 5 in FIG. 1, nothing is output and the end determination process 3 is performed.
Move to 1. In the ending process 34, a series of processes ends.
【００１５】[0015]
【発明の効果】以上説明したように本発明は、レジスタ
転送レベル機能記述を行う設計の段階で遅延時間を正確
に考慮できるという効果がある。As described above, the present invention has an effect that the delay time can be accurately taken into consideration at the design stage for describing the register transfer level function description.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本実施例の遅延解析結果表示方式の動作説明図
である。FIG. 2 is an operation explanatory diagram of a delay analysis result display system of the present embodiment.
【図３】本実施例の遅延解析結果表示手段９の処理手順
例を示す図である。FIG. 3 is a diagram showing an example of a processing procedure of a delay analysis result display means 9 of the present embodiment.
０ レジスタ転送レベル機能記述手段 １ レジスタ転送レベル機能記述情報記憶手段 ２ 遅延解析部指定手段 ３ 遅延解析部指定情報記憶手段 ４ 論理合成手段 ５ 機能記述情報−回路接続情報間対応情報記憶手段 ６ 回路接続情報記憶手段 ７ 遅延解析手段 ８ 遅延解析結果記憶手段 ９ 遅延解析結果表示手段 ３０ 開始処理 ３１ 終了判断処理 ３２ 検索処理 ３３ 表示処理 ３４ 終了処理 0 register transfer level function description means 1 register transfer level function description information storage means 2 delay analysis part designation means 3 delay analysis part designation information storage means 4 logic synthesis means 5 function description information-circuit connection information correspondence information storage means 6 circuit connection Information storage means 7 Delay analysis means 8 Delay analysis result storage means 9 Delay analysis result display means 30 Start processing 31 End determination processing 32 Search processing 33 Display processing 34 End processing
Claims (1)
ジスタ転送レベル機能記述手段と、前記レジスタ転送レ
ベル機能記述手段により記述されたレジスタ間の情報転
送レベルの機能記述情報を記憶するレジスタ転送レベル
機能記述情報記憶手段と、前記レジスタ転送レベル機能
記述記憶手段に記憶されている機能記述情報に対して遅
延解析を行うレジスタの始点と終点を指定する遅延解析
部指定手段と、前記遅延解析部指定手段により指定され
た前記レジスタの始点と終点の情報を記憶する遅延解析
部指定情報記憶手段と、前記レジスタ転送レベル機能記
述情報記憶手段に記憶されている前記機能記述情報と前
記遅延解析部指定情報記憶手段に記録されている前記レ
ジスタの始点と終点の情報から、前記レジスタの始点と
終点の間の機能を満足する論理接続回路を生成し且つ前
記機能記述情報と生成された前記論理接続回路情報の対
応を対応情報として出力する論理合成手段と、前記論理
合成手段により生成された論理接続情報を記憶する回路
接続情報記憶手段と、前記論理合成手段により出力され
た前記対応情報を記憶する機能記述情報・回路接続情報
間対応情報記憶手段と、前記回路接続情報記憶手段に記
憶されている前記論理接続情報より回路上のパスの遅延
解析を行い前記解析された回路上のパス及び前記パスの
遅延時間を出力する遅延解析手段と、前記遅延解析手段
により前記解析された回路上のパス及び前記パスの遅延
時間を記憶する遅延解析結果記憶手段と、前記レジスタ
転送レベル機能記述情報記憶手段に記憶されている前記
機能記述情報と前記機能記述情報・回路接続情報間対応
情報記憶手段に記憶されている前記対応情報と前記遅延
解析結果記憶手段に記憶されている前記パス及び前記パ
スの遅延時間情報から前記機能記述情報と関連付けて前
記遅延解析手段により解析された遅延時間の表示を行う
遅延解析結果表示手段とを含むことを特徴とする遅延解
析結果表示方式。1. A register transfer level function description means for describing an information transfer level between registers, and a register transfer level function for storing function description information of an information transfer level between registers described by the register transfer level function description means. Descriptive information storage means, delay analysis section designating means for designating a start point and an end point of a register for performing delay analysis on the functional description information stored in the register transfer level function description storage means, and the delay analysis section designating means. Delay analysis section designation information storage means for storing information on the starting point and the end point of the register designated by, and the function description information and the delay analysis section designation information storage stored in the register transfer level function description information storage means. From the start point and end point information of the register recorded in the means, the function between the start point and end point of the register A logic synthesizing unit that generates a logical connection circuit to be added and outputs the correspondence between the function description information and the generated logic connection circuit information as correspondence information, and a circuit that stores the logic connection information generated by the logic synthesizing unit From the connection information storage means, the function description information / circuit connection information correspondence information storage means for storing the correspondence information output by the logic synthesis means, and the logical connection information stored in the circuit connection information storage means. Delay analysis means for performing delay analysis of the path on the circuit and outputting the analyzed path and the delay time of the path; and the path on the circuit analyzed by the delay analysis means and the delay time of the path A delay analysis result storage means for storing the function description information and the function description information and the function description information stored in the register transfer level function description information storage means. By the delay analysis means in association with the function description information from the correspondence information stored in the path connection information correspondence information storage means, the path and delay time information of the path stored in the delay analysis result storage means, A delay analysis result display method, comprising: delay analysis result display means for displaying the analyzed delay time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017317A JP2853431B2 (en) | 1992-02-03 | 1992-02-03 | Delay analysis result display method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017317A JP2853431B2 (en) | 1992-02-03 | 1992-02-03 | Delay analysis result display method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242183A true JPH05242183A (en) | 1993-09-21 |
| JP2853431B2 JP2853431B2 (en) | 1999-02-03 |
Family
ID=11940645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017317A Expired - Fee Related JP2853431B2 (en) | 1992-02-03 | 1992-02-03 | Delay analysis result display method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853431B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370297B2 (en) | 2004-02-27 | 2008-05-06 | Nec Electronics Corporation | Method, system, and computer program for validating correspondence information between behavior and lower level description of a circuit design |
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
-
1992
- 1992-02-03 JP JP4017317A patent/JP2853431B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7370297B2 (en) | 2004-02-27 | 2008-05-06 | Nec Electronics Corporation | Method, system, and computer program for validating correspondence information between behavior and lower level description of a circuit design |
| US7650582B2 (en) | 2006-05-29 | 2010-01-19 | Nec Corporation | Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853431B2 (en) | 1999-02-03 |
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|---|---|---|---|
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