JPH0524227Y2

JPH0524227Y2 -

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Publication number: JPH0524227Y2
Application number: JP16330385U
Authority: JP
Priority date: 1985-10-24
Filing date: 1985-10-24
Publication date: 1993-06-21
Anticipated expiration: 2000-10-24
Also published as: JPS6271580U

Description

【考案の詳細な説明】（考案の属する技術分野）本考案は、集積回路（IC）テスタ等のタイミ
ング信号源、種々の周期信号を発生する信号源と
して使用する信号発生器に関する。[Detailed description of the invention] (Technical field to which the invention pertains) The present invention relates to a signal generator used as a timing signal source for integrated circuit (IC) testers, etc., and as a signal source for generating various periodic signals.

（従来技術）従来から、ICテスタ等種々の電子機器で信号
発生器が使用されている。例えば、従来のタイミ
ング信号発生装置として、実公昭60−27970号に
開示された装置がある。前記装置は、カウンタ、
コンパレータ、フリツプ・フロツプ等から構成さ
れており、クロツク入力信号を前記カウンタによ
り計数し、前記計数値と設定値とが一致したとき
コンパレータから得られる信号でフリツプ・フロ
ツプを駆動することによりタイミング信号を発生
させている。従つて、タイミング信号の設定時間
分解能は、クロツク入力信号の周期に依存してし
まう。このため、設定時間の分解能を向上させる
ためには、クロツク入力信号の周期を短くする、
即ちクロツク入力信号の周波数を高くする必要が
ある。しかしながら、例えばタイミング信号の分
解能をInsec.にしたい場合、1GHzのクロツク入力
信号が必要であり、その帯域で使用可能なカウン
タは極めて複雑且つ高価となる欠点があり又、よ
り以上の高分解能化をはかることは困難であつ
た。(Prior Art) Signal generators have been used in various electronic devices such as IC testers. For example, as a conventional timing signal generating device, there is a device disclosed in Japanese Utility Model Publication No. 60-27970. The device comprises a counter,
It consists of a comparator, a flip-flop, etc., and the clock input signal is counted by the counter, and when the counted value and the set value match, the timing signal is generated by driving the flip-flop with the signal obtained from the comparator. It is occurring. Therefore, the setting time resolution of the timing signal depends on the period of the clock input signal. Therefore, in order to improve the resolution of the setting time, it is necessary to shorten the period of the clock input signal.
That is, it is necessary to increase the frequency of the clock input signal. However, if you want to increase the resolution of the timing signal to insec., for example, you need a 1GHz clock input signal, and counters that can be used in that band are extremely complex and expensive. It was difficult to measure.

（考案の目的）本考案は、出力信号を高分解能且つ種々の時間
幅に設定可能で構成簡単な信号発生器を提供する
ことを目的とする。(Objective of the invention) An object of the invention is to provide a signal generator with a simple configuration that allows output signals to be set to high resolution and various time widths.

（考案の構成）本願考案の信号発生器は、クロツク入力信号を
計数し、計数値に対応する信号を出力するカウン
タと、前記カウンタの出力信号に応答して記憶デ
ータを並列出力するメモリと、前記メモリの並列
出力信号をラツチする複数のラツチ回路と、前記
各ラツチ回路の出力信号を遅延する複数の遅延回
路の出力信号に応答して信号を出力する出力回路
とから構成されており、前記メモリの記憶データ
および前記遅延回路の遅延時間を変えることによ
り、種々の信号を発生する。(Structure of the invention) The signal generator of the invention includes a counter that counts clock input signals and outputs a signal corresponding to the counted value, and a memory that outputs stored data in parallel in response to the output signal of the counter. It is comprised of a plurality of latch circuits that latch parallel output signals of the memory, and an output circuit that outputs a signal in response to the output signals of the plurality of delay circuits that delay the output signal of each of the latch circuits. Various signals are generated by changing the data stored in the memory and the delay time of the delay circuit.

（実施例）第１図は、本考案の実施例を表わすブロツク図
である。第１図において、周期Ｔのクロツク入力
信号Vcは、アドレス・カウンタ１０１および遅
延回路１０３に入力される。アドレス・カウンタ
１０１の出力部は、所定のデータ値を記憶したメ
モリ１０２の入力部に接続されている。メモリ１
０２の２つの出力部は、各々Ｄ−フリツプ・フロ
ツプ１０４，１０５のＤ入力端子に接続されてい
る。Ｄ−フリツプ・フロツプ１０４，１０５はラ
ツチ回路を構成している。Ｄ−フリツプ・フロツ
プ１０４，１０５のＱ出力端子は各々、プログラ
ム可能な遅延回路１０６，１０７に接続されてい
る。遅延回路１０６の出力端子はＤ−フリツプ・
フロツプ１０８のクロツク入力端子Ｃに、遅延回
路１０７の出力端子はパルス整形回路１０９に接
続されている。パルス整形回路１０９の出力部
は、Ｄ−フリツプ・フロツプ１０８のリセツト端
子Ｒに接続され又、Ｄ−フリツプ・フロツプ１０
８の入力端子Ｄには高レベル信号V_Hが供給され
ており、出力信号Voは出力端子Ｑから得られる。
一方、遅延回路１０３の出力部は、Ｄ−フリツ
プ・フロツプ１０４，１０５のクロツク入力端子
Ｃに接続されている。遅延回路１０６，１０７
は、集中定数回路、分布定数回路等で構成されて
おり、現在市販されているものでも100psec.以上
の分解能を有している。第２図は、第１図の信号
発生器のタイミング図である。以下、第１図、第
２図を用いてその動作を説明する。但し、メモリ
１０２には、チヤンネル１用として“０，１，
０，０”が記憶さており、チヤンネル２用として
“０，０，１，０”が記憶されているものとし又、
遅延回路１０６，１０７の遅延時間は各々τ₁，τ₂
に設定されているものとする。いま、時刻Toに
おいて、クロツク入力信号Vcが入力されると、
アドレス・カウンタ１０１はクロツク入力信号
Vcの計数を開始し、計数値に応じたアドレス信
号を出力する。メモリ１０２は前記アドレス信号
に応答して、記憶データを出力する。メモリ１０
２には、チヤンネル１用として“０，１，０，
０”なる４ビツトのデータが記憶されているの
で、クロツク入力信号Vcが入力されるごとに
“０”，“１”，“０”，“０”の順に一連の信号V₁が
繰り返し出力される。チヤンネル２用として
“０，０，１，０”なる４ビツトのデータが記憶
さているので、信号V₂としては“０”，“０”，
“１”，“０”の順で繰り返し出力される。一方、
遅延回路１０３はクロツク入力信号Vcを所定時
間（カウンタ１０１の遅延時間とメモリ１０２の
アクセス時間の和）だけ遅延させた遅延クロツク
信号VφをＤ−フリツプ・フロツプ１０４，１０
５のクロツク入力端子Ｃに供給する。Ｄ−フリツ
プ・フロツプ１０４，１０５は前記遅延クロツク
信号Vφに応答して、信号V₁，V₂をラツチし、信
号V₃，V₄を出力する。遅延回路１０６，１０７
は、信号V₃，V₄を各々τ₁，τ₂だけ遅延した信号
V₅，V₆を出力する。信号V₆はパルス整形回路１
０９に入り、Ｄ−フリツプ・フロツプ１０８をリ
セツトするのに必要な時間の幅を持つ信号V₇に
整形される。Ｄ−フリツプ・フロツプ１０８は、
信号V₅の立上がり時点から信号V₇の立上がり時
点までの時間幅のハイレベル信号を出力信号Vo
として出力する。出力信号Voの周期は、クロツ
ク入力信号Vcの周期とメモリ１０２の記データ
ビツト数との積に等しい。従つて、出力信号Vo
として、周期4T、パルス幅（Ｔ−τ₁＋τ₂）の信
号がえられる。遅延回路１０６，１０７の遅延時
間およびメモリ１０２内の記憶データ値を変える
ことにより、出力信号Voの周期、パルス幅等を
種々に設定できる。例えば、メモリ１０２の記憶
データ値をチヤンネル１用として“０，１，０，
０”、チヤンネル２用として“０，１，０，０”
とし、遅延回路１０６，１０７の各遅延時間τ₁，
τ₂をτ₁＜τ₂とすると、周期が4Tで、パルス幅（τ₂
−τ₁）の出力信号Voが得られる。つまり、遅延
回路１０６，１０７の遅延時間を変えることによ
り、出力信号Voの立上がり時間および立下がり
時間を高分解能で設定可能であり、遅延回路１０
６，１０７の最大遅延時間の幅をクロツク入力信
号Vcの周期と同じにしておけば、いかなる時間
にも設定可能である。(Embodiment) FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, a clock input signal Vc of period T is input to address counter 101 and delay circuit 103. In FIG. The output of address counter 101 is connected to the input of memory 102, which stores predetermined data values. memory 1
The two outputs of 02 are connected to the D input terminals of D-flip-flops 104 and 105, respectively. D-flip-flops 104 and 105 constitute a latch circuit. The Q output terminals of D-flip-flops 104 and 105 are connected to programmable delay circuits 106 and 107, respectively. The output terminal of the delay circuit 106 is a D-flip terminal.
The clock input terminal C of the flop 108 and the output terminal of the delay circuit 107 are connected to a pulse shaping circuit 109. The output of the pulse shaping circuit 109 is connected to the reset terminal R of the D-flip-flop 108 and is connected to the reset terminal R of the D-flip-flop 108.
A high level signal V _H is supplied to the input terminal D of 8, and the output signal Vo is obtained from the output terminal Q.
On the other hand, the output section of delay circuit 103 is connected to clock input terminal C of D-flip-flops 104 and 105. Delay circuits 106, 107
It consists of lumped constant circuits, distributed constant circuits, etc., and even the ones currently on the market have a resolution of 100 psec. or more. FIG. 2 is a timing diagram of the signal generator of FIG. The operation will be explained below using FIGS. 1 and 2. However, the memory 102 contains “0, 1,
It is assumed that "0,0" is stored and "0,0,1,0" is stored for channel 2.
The delay times of delay circuits 106 and 107 are τ ₁ and τ _{2 ,} respectively.
It is assumed that this is set to . Now, when the clock input signal Vc is input at time To,
Address counter 101 is a clock input signal
Starts counting Vc and outputs an address signal according to the counted value. The memory 102 outputs stored data in response to the address signal. memory 10
2 has “0, 1, 0,
Since 4-bit data of 0 is stored, a series of signals V 1 are repeatedly output in the order of 0, 1, 0, and ₀ each time the clock input signal Vc is input. Since 4-bit data “0, 0, 1, 0” is stored for channel 2, the signal V ₂ is “0”, “0”,
It is repeatedly output in the order of “1” and “0”. on the other hand,
The delay circuit 103 outputs a delayed clock signal Vφ obtained by delaying the clock input signal Vc by a predetermined time (the sum of the delay time of the counter 101 and the access time of the memory 102) to the D-flip-flops 104 and 10.
5 to clock input terminal C. D-flip-flops 104 and 105 respond to the delayed clock signal V.phi. by latching signals _V.sub.1 and _V.sub.2 and outputting signals _V.sub.3 and _V.sub.4 . Delay circuits 106, 107
are the signals V ₃ and V ₄ delayed by τ ₁ and τ ₂ , respectively.
Outputs V ₅ and V ₆ . Signal V ₆ is pulse shaping circuit 1
09 and is shaped into a signal _V7 having the time width necessary to reset the D-flip-flop 108. The D-flip flop 108 is
The output signal Vo is a high-level signal with a time width from the rising edge of signal V ₅ to the rising edge of signal V ₇ .
Output as . The period of output signal Vo is equal to the product of the period of clock input signal Vc and the number of data bits recorded in memory 102. Therefore, the output signal Vo
As a result, a signal with a period of 4T and a pulse width of (T-τ ₁ +τ ₂ ) is obtained. By changing the delay times of the delay circuits 106 and 107 and the stored data value in the memory 102, the period, pulse width, etc. of the output signal Vo can be variously set. For example, if the data values stored in the memory 102 are for channel 1, “0, 1, 0,
0”, “0,1,0,0” for channel 2
and each delay time τ ₁ of delay circuits 106 and 107,
If τ ₂ is τ ₁ < τ ₂ , the period is 4T and the pulse width (τ ₂
−τ ₁ ) output signal Vo is obtained. That is, by changing the delay times of the delay circuits 106 and 107, the rise time and fall time of the output signal Vo can be set with high resolution.
If the width of the maximum delay time of 6,107 is made the same as the period of the clock input signal Vc, it can be set to any time.

本実施例では、メモリ１０２の記憶データは各
チヤンネル４ビツトの場合を説明したが、いかな
るビツト数であつても有効に動作する。本考案に
は種々の変形が考えられる。例えば、Ｄ−フリツ
プ・フロツプ１０４，１０５の後段にRZ
（Return to Zero）回路を挿入し、メモリ１０２
の記憶データを全て“１”にすれば、クロツク入
力信号Vcと同じ周期の出力信号Voを得ることが
でき、この場合、出力信号Voのパルス幅は、遅
延回路１０６，１０７によつて変え得る。又、出
力回路として使用しているＤ−フリツプ・フロツ
プ１０８としては、複数の信号に応答して信号を
出力するような回路であれば使用できる。 In this embodiment, the case where the data stored in the memory 102 is 4 bits for each channel has been described, but it will work effectively with any number of bits. Various modifications can be made to the present invention. For example, after the D-flip-flops 104 and 105,
(Return to Zero) circuit and memory 102
By setting all stored data to "1", an output signal Vo having the same period as the clock input signal Vc can be obtained. In this case, the pulse width of the output signal Vo can be changed by the delay circuits 106 and 107. . Further, as the D-flip-flop 108 used as an output circuit, any circuit that outputs signals in response to a plurality of signals can be used.

（考案の効果）本考案によれば、メモリおよび遅延回路の設定
値を変えることにより、高分解能な種々の信号を
得ることができる。又、メモリの記憶データのビ
ツト数を増すことにより、秒乃至分単位のパルス
幅信号を100psec.程度の分解能で設定できる。(Effects of the invention) According to the invention, various high-resolution signals can be obtained by changing the settings of the memory and delay circuit. Furthermore, by increasing the number of bits of data stored in the memory, a pulse width signal in units of seconds to minutes can be set with a resolution of about 100 psec.

[Brief explanation of drawings]

第１図は、本考案の信号発生器のブロツク図。
第２図は、第１図の信号発生器のタイミング図。１０１……アドレス・カウンタ、１０２……メ
モリ、１０４，１０５，１０８……Ｄ−フリツ
プ・フロツプ、１０３，１０６，１０７……遅延
回路、１０９……パルス整形回路。 FIG. 1 is a block diagram of the signal generator of the present invention.
2 is a timing diagram of the signal generator of FIG. 1; FIG. 101... Address counter, 102... Memory, 104, 105, 108... D-flip-flop, 103, 106, 107... Delay circuit, 109... Pulse shaping circuit.

Claims

[Scope of utility model registration request]

a counter that counts clock input signals and outputs a signal corresponding to the counted value; and a first and second counter that are stored at addresses corresponding to the output signals of the counter.
a memory for outputting data; first and second latch circuits for latching and outputting the first and second data; and delaying the output signals of the first and second latch circuits, respectively. A signal generator comprising first and second delay circuits and an output circuit having an output that is set by the output signal of the first delay circuit and reset by the output signal of the second delay circuit.