JPH05243396A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 基板厚さが１００ミクロン以下と薄くても基
板歪がなく、電気的特性が安定な半導体装置及びその製
造方法を提供することを目的としている。 【構成】 GaAs基板１の表面に半導体素子が形成された
半導体チップの、殆ど裏面全面に高融点金属または高融
点金属シリサイド等の高融点金属４を含む金属膜が堆積
されている構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体や高周波
回路一体型集積回路などの半導体装置及びその製造方法
に関するものである。

【０００２】

【従来の技術】電力用半導体は大電力を扱う為に、その
放熱に関して特別な対策が必要である。通常は、半導体
基板厚みを３０ミクロンから１００ミクロン程度まで裏
面から研磨により薄くすると共に、この研磨した裏面に
金をメッキにより３０ミクロン程堆積させて、半導体基
板の熱抵抗を減少させている。

【０００３】他方、基板上にトランジスタ等の能動素子
とマイクロストリップ線路等の受動素子を一体形成した
高周波回路一体型集積回路（以下、ＭＭＩＣと記す）に
おいては、接地された金属電極を基板表面に引き出す為
に基板にスルーホールと呼ばれる貫通孔を形成する必要
がある。この為、半導体基板厚みを３０ミクロンから１
００ミクロン程度まで裏面から研磨により薄くし、スル
ーホールを加工し易くした後に、この研磨した裏面に金
などの金属膜を堆積し、裏面電極とすると共に、表面に
位置する電極と相互に接続する方法が一般に用いられて
いる。

【０００４】以上説明した従来の半導体基板を薄くして
ある電力用半導体やＭＭＩＣの実装上の問題は半導体基
板の歪である。即ち、半導体基板が３０ミクロンから１
００ミクロン程度と薄く、しかも半導体基板の表面及び
裏面の各種の金属電極や絶縁膜の膨張率の違いにより歪
を発生するのである。半導体基板に歪が発生すると、歪
によりトランジスタの閾値やリーク電流等の電気特性が
変化したり、半導体チップをパッケージに樹脂や半田等
のチップ固定材で固着する場合、傾いたりして半導体チ
ップの面内で熱抵抗が変化し、局部的な発熱を引き起こ
し特性を劣化させる。また、半導体チップが歪んでいる
ので結線の為のボンディングがつき難いだけでなく、自
動ワイヤーボンダーの電極位置の自動認識装置が機能し
なくなる等の問題を引き起こしていた。

【０００５】図６は、従来の半導体チップの断面図であ
る。半導体チップとして、化合物半導体であるＧａＡｓ
を例にとり説明を加える。ＧａＡｓ基板１の主面上には
ショットキー接合のゲートを有する電界効果トランジス
タ（以下、ＭＥＳＦＥＴと記す）が形成されており、そ
のソースやドレインなどの金属電極２及び表面保護膜３
が主面上に位置する。ＧａＡｓ基板１の厚さは３０ミク
ロンから１００ミクロン程度と薄く研磨されている。Ｇ
ａＡｓ基板１の裏面には金１０が３０ミクロン程度メッ
キされる。このような半導体チップにおいては、表面及
び裏面の各種の金属電極や絶縁膜の膨張率の違いにより
基板歪１３が発生し、ＭＥＳＦＥＴの閾値やリーク電流
等の電気特性を変化させる原因となっていた。

【０００６】図７は従来のパッケージに実装された半導
体装置である。図７（ａ）は、パッケージに実装された
半導体装置の平面図、図７（ｂ）は、図７（ａ）のＣ−
Ｃ’線における断面図である。図７（ａ）において、Ｇ
ａＡｓチップ７はパッケージ５に形成されたパッケージ
メタル領域８上に固着される。パッケージ７のパッケー
ジメタル領域８の所定の領域には、外部との接続用にリ
ード６がそれぞれ設けられる。図７（ｂ）に示すよう
に、ＧａＡｓチップ７は図６に示した従来の半導体チッ
プと同様に厚さは３０ミクロンから１００ミクロン程度
と薄くしかも金１０が設けられ歪を発生している。従っ
て、ＧａＡｓチップ７をパッケージメタル領域８にチッ
プ固定材９を用いて固着した場合、歪のためにＧａＡｓ
チップ７の下に位置するチップ固定材９の量が位置によ
って厚さが異なり、局所的な発熱及び電気特性の変化を
引き起こしていた。又、ＧａＡｓチップ７が歪を発生し
ているため、結線の為のボンディングがつき難いだけで
なく、自動ボンダーの電極位置の自動認識装置が機能し
なくなる等の大きな問題を引き起こしていた。

【０００７】図８は、従来のＭＭＩＣのスルーホールの
形成方法を示す工程断面図である。ＭＭＩＣにおいて
は、接地された金属電極を基板表面に引き出す為に基板
にスルーホールと呼ばれる貫通孔を形成する必要があ
る。図８（ａ）は、ＧａＡｓ基板１の裏面研磨後の状態
を示している。表面には、ＭＥＳＦＥＴの金属電極２及
び表面保護膜３が形成されている。ＧａＡｓ基板１の厚
さは、３０ミクロンから１００ミクロン程度である。図
８（ｂ）は、ＧａＡｓ基板１の裏面に絶縁膜１４を堆積
する工程である。絶縁膜１４としては、窒化膜または酸
化膜が用いられる。図８（ｃ）は、絶縁膜１４に選択的
に開口部１１を設ける工程である。図８（ｄ）は、絶縁
膜１４に選択的に設けた開口部１１からＧａＡｓ基板１
にスルーホール１２を形成する工程である。スルーホー
ル１２は、一般的には基板表面に位置する金属電極２の
裏面に形成し、表面と裏面の各々の電極を接続する形態
にする。図８（ｅ）は、エッチングのマスクに用いた裏
面の絶縁膜１４を除去する工程である。図８（ｆ）は、
裏面全面に金１０を蒸着及びメッキにより３０ミクロン
程度の厚さに形成する工程である。この結果、裏面の金
１０と表面の金属電極２が電気的に接続され、ＭＭＩＣ
の裏面電極が表面に引き出されることになる。しかしな
がら、図８に示した従来のＭＭＩＣのスルーホールの形
成方法において、ＧａＡｓ基板１の厚みが３０ミクロン
から１００ミクロン程度と薄い状態のままで単純に裏面
に金の電極層を蒸着及びメッキにより形成するだけなの
で、プロセスの途中で図６の従来の半導体チップの断面
図と同様に、表面及び裏面の各種の金属電極や絶縁膜の
膨張率の違いにより基板歪が発生し、工程途中で取扱が
困難な状態に陥るだけだなく、ＭＥＳＦＥＴの閾値やリ
ーク電流等の電気特性を変化させ、プロセス上の大きな
障害となっていた。

【０００８】

【発明が解決しようとする課題】図６に示したように、
従来の半導体チップにおいて、ＧａＡｓ基板１の厚さが
３０ミクロンから１００ミクロン程度と薄く研磨され、
さらにＧａＡｓ基板１の裏面には金１０が３０ミクロン
程度メッキされる。従って、表面及び裏面の各種の金属
電極や絶縁膜の膨張率の違いにより基板歪１３が発生
し、ＭＥＳＦＥＴの閾値やリーク電流等の電気特性を変
化させる原因となっていた。

【０００９】また、図７に示したように、パッケージに
実装された従来の半導体装置において、ＧａＡｓチップ
７をパッケージメタル領域８にチップ固定材９を用いて
固着した場合、チップの歪のためにＧａＡｓチップ７の
下に位置するチップ固定材９の量が位置によって厚さが
異なり、局所的な発熱及び電気特性の変化を引き起こし
ていた。又、結線の為のボンディングが付き難いだけで
なく、自動ワイヤーボンダーの電極位置の自動認識装置
が機能しなくなる等の大きな問題を引き起こしていた。

【００１０】また、図８に示したように、従来のＭＭＩ
Ｃのスルーホールの形成方法において、ＧａＡｓ基板１
の厚みが３０ミクロンから１００ミクロン程度と薄い状
態のままで単純に裏面に金の電極層を蒸着及びメッキに
より形成するだけなので、プロセスの途中で基板歪が発
生し、工程途中で取扱が困難な状態に陥るだけでなく、
ＭＥＳＦＥＴの閾値やリーク電流等の電気特性を変化さ
せていた。

【００１１】本発明は、かかる点に鑑みてなされたもの
で、基板厚さが３０ミクロンから１００ミクロン程度と
薄くても基板歪が発生せず、電気的に安定で、実装上の
問題もない電力用半導体や高周波回路一体型集積回路な
どの半導体装置及びその製造方法を提供することを目的
としている。

【００１２】

【課題を解決するための手段】本発明は上記課題を解決
する為、表面に半導体素子が形成された半導体チップ
の、殆ど裏面全面に高融点金属または高融点金属シリサ
イド等の高融点金属を含む金属膜が堆積されている構成
とする。

【００１３】また、本発明は上記課題を解決する為、表
面に半導体素子が形成された半導体チップの、殆ど裏面
全面に高融点金属または高融点金属シリサイド等の高融
点金属を含む金属膜が堆積された状態で、前記半導体チ
ップがパッケージにチップ固定材を用いて固着されてい
る構成とする。

【００１４】また、本発明は上記課題を解決する為、表
面に半導体素子が形成された半導体基板の裏面全面に高
融点金属または高融点金属シリサイド等の高融点金属を
含む金属膜を堆積する工程、高融点金属を含む金属膜に
選択的に開口部を設ける工程、開口部よりエッチングに
より半導体基板の表面に到達するスルーホールまたは半
導体基板に溝を形成する工程とを行う。

【００１５】

【作用】本発明は上記したように、表面に半導体素子が
形成された半導体チップの、殆ど裏面全面に高融点金属
または高融点金属シリサイド等の高融点金属を含む金属
膜が堆積されているので、表面及び裏面の各種の金属電
極や絶縁膜の膨張率の違いによる基板歪の発生を抑制
し、ＭＥＳＦＥＴの閾値やリーク電流等の電気特性が変
化することが殆どなくなる。

【００１６】また、本発明は上記したように、表面に半
導体素子が形成された半導体チップの、殆ど裏面全面に
高融点金属または高融点金属シリサイド等の高融点金属
を含む金属膜が堆積された状態で、前記半導体チップが
パッケージにチップ固定材を用いて固着されているの
で、チップの下に位置するチップ固定材の量が位置によ
って厚さが異なる問題を解決し、局所的な発熱及び電気
特性の変化を防ぐことができる。また、基板の歪が抑え
られるために、結線の為のボンディングの不良が著しく
減少するだけでなく、自動ワイヤーボンダーの電極位置
の自動認識装置が機能しなくなる等の大きな問題もなく
なる。

【００１７】また、本発明は上記したように、表面に半
導体素子が形成された半導体基板の、裏面全面に高融点
金属または高融点金属シリサイド等の高融点金属を含む
金属膜を堆積する工程、高融点金属を含む金属膜に選択
的に開口部を設ける工程、開口部よりエッチングにより
半導体基板の表面に到達するスルーホールまたは、半導
体基板に溝を形成する工程を行うことにより、基板歪を
抑制しながら基板にスルーホールが形成できるので、プ
ロセスの工程途中で取扱が困難な状態に陥ることがな
く、ＭＥＳＦＥＴの閾値やリーク電流等の電気特性を変
化や、基板歪による実装上の問題もなくなる。

【００１８】

【実施例】図１は、第１の発明の半導体チップの断面図
である。以下、本発明の説明においてすでに説明を加え
た図面と等価な部分については同一の参照番号を付して
示すものとする。半導体チップとしては同様に、化合物
半導体であるＧａＡｓを例にとり説明を加える。ＧａＡ
ｓ基板１の主面上にはＭＥＳＦＥＴが形成されており、
そのソースやドレインなどの金属電極２及び表面保護膜
３が主面上に位置するのは従来の例と同じである。図１
に示した第１の発明において、３０ミクロンから１００
ミクロン程度の厚さを有するＧａＡｓ基板１の裏面に
は、ほぼ全面に高融点金属膜４が堆積される。この高融
点金属膜４は、モリブデン（Ｍｏ）やタングステン
（Ｗ）などの高融点金属もしくはこれら金属の高融点金
属シリサイド（ＭｏＳｉやＷＳｉ）等であればよく、そ
の厚さは０．１μｍから１μｍにする。ここで、高融点
金属膜４は非常に融点が高く、非常に硬い金属である。
ＧａＡｓ基板１が３０ミクロンから１００ミクロン程度
と薄く基板歪を発生しようとしても、非常に硬い金属で
ある高融点金属膜４がそのＧａＡｓ基板１のほぼ裏面全
面に位置しているので歪発生を抑制する作用をする。従
って、ＧａＡｓ基板１が３０ミクロンから１００ミクロ
ン程度と薄くても、基板歪を発生せず、ＭＥＳＦＥＴの
閾値やリーク電流等の電気特性を変化させることがなく
非常に安定な特性が得られるのである。図面には示して
いないが、半導体チップの表面をプリント基板側に向け
て実装する、いわゆるフェイス・ダウン方式で半導体チ
ップを実装する場合に特に基板歪が問題になるが、図１
に示した第１の発明を用いることで特性の変化がなくし
かも安定に実装することができる。

【００１９】また、第１の発明の他の実施例の半導体チ
ップの断面図を図２に示す。高融点金属膜４と金１０を
裏面のほぼ全面に連続的に堆積することにより、半導体
チップを実装する場合に半田を用いることができるだけ
でなく、放熱性も改善される。

【００２０】図３は、第２の発明のパッケージに実装さ
れた半導体装置である。図３（ａ）は平面図、図３
（ｂ）は図３（ａ）のＡ−Ａ’線における断面図であ
る。図３（ａ）において、ＧａＡｓチップ７がパッーケ
ージ５の表面に形成されたパッケージメタル領域８上に
固着されているのは、従来と同じである。図３（ｂ）の
断面図において、ＧａＡｓチップ７の裏面にはＧａＡｓ
のウェーハー段階で高融点金属膜４が堆積されており、
しかる後にＧａＡｓチップ７がダイシングにより切り出
され、パッケージにチップ固定材９を用いて固着され
る。チップ固定材９はこの場合エポキシ系の樹脂でよ
い。ＧａＡｓチップ７は同様に厚さは３０ミクロンから
１００ミクロン程度と薄いものの、高融点金属膜４が裏
面に堆積されており基板歪を発生しない状態でパッケー
ジメタル領域８にチップ固定材９を用いて固着されてい
る。従って、基板歪がなく、ＧａＡｓチップ７の下に位
置するチップ固定材９の量がチップの位置によって厚み
が異なることもなく、局所的な発熱及び電気特性の変化
を引き起こすことがない。又、ＧａＡｓチップ７が歪を
発生していないため、結線の為のボンディングを行って
も通常となんら変わるところが無く問題ない。また、自
動ワイヤーボンダーの電極位置の自動認識装置が機能し
なくなる等の問題も発生しない。

【００２１】また、第２の発明の他の実施例のパッケー
ジに実装された半導体装置を図４に示す。図４（ａ）は
平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ’線における
断面図である。図４（ｂ）に示す様に、ＧａＡｓチップ
７のほぼ裏面全面に、高融点金属膜４と金１０とを連続
的に堆積した状態でウェーハーをダイシングし、しかる
後にチップ固定材９を用いてパッケージ実装したもので
ある。この場合、チップ固定材９としては半田を用いる
ことができ放熱性もさらに改善される。また、ＧａＡｓ
チップ７が基板裏面を接地電極として用いる、いわゆる
マイクロストリップ線路を使用している場合には、導電
性を有する半田をチップ固定材として用いることで接地
電位が安定し、特性インピーダンスの変動も少なくな
る。

【００２２】図５は、第３の発明のＭＭＩＣのスルーホ
ールの形成方法を示す工程断面図である。ＧａＡｓ基板
１の厚みが３０ミクロンから１００ミクロン程度と薄い
状態のままでも基板歪を発生せず、且つスルーホールを
形成できる方法である。

【００２３】図５（ａ）は、ＧａＡｓ基板１の裏面研磨
後の状態を示している。基板厚さとしては、３０ミクロ
ンから１００ミクロン程度と薄い。表面には、ＭＥＳＦ
ＥＴの金属電極２及び表面保護膜３が形成されている。
図５（ｂ）は、ＧａＡｓ基板１の裏面に高融点金属膜４
を堆積する工程である。高融点金属膜４としては、モリ
ブデン（Ｍｏ）やタングステン（Ｗ）などの高融点金属
もしくはこれら金属の高融点金属シリサイド（ＭｏＳｉ
やＷＳｉ）を用いる。図５（ｃ）は、高融点金属膜４に
選択的に開口部１１を設ける工程である。図５（ｄ）
は、高融点金属膜４に選択的に設けた開口部１１からＧ
ａＡｓ基板１にスルーホール１２を形成する工程であ
る。スルーホール１２は、基板表面に位置する金属電極
２の裏面に形成し、表面と裏面の各々の電極を接続する
形態にする。図５（ｅ）は、高融点金属膜４を含むＧａ
Ａｓ基板１の裏面全面に金１０を蒸着及びメッキにより
３０ミクロン程度の厚さに形成する工程である。この結
果、裏面の金１０と表面の金属電極２が電気的に接続さ
れ、ＭＭＩＣの裏面電極が表面に引き出されることにな
る。図５に示した第３の発明のＭＭＩＣのスルーホール
の形成方法において、ＧａＡｓ基板１の厚みが３０ミク
ロンから１００ミクロン程度と薄い状態のままでもＧａ
Ａｓ基板１の裏面のほぼ全面に硬度の非常に高い高融点
金属膜４が位置しているので基板歪が発生せず、工程途
中でのウェーハーの取り扱いは通常プロセスと同様に行
うことができる。さらに、この高融点金属膜１４をスル
ーホール加工のマスクとしても用いることが出来る。基
板歪がないのでＭＥＳＦＥＴの閾値やリーク電流等の電
気特性の変化もない。

【００２４】本発明の説明においては、半導体チップと
して化合物半導体であるＧａＡｓを例にとり説明を加え
たが、基板厚みが３０ミクロンから１００ミクロン程度
と薄いＳｉを用いても同様の効果が得られることはあき
らかである。

【００２５】

【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。

【００２６】１） 表面に半導体素子が形成された半導
体チップの、殆ど裏面全面に高融点金属または高融点金
属シリサイド等の高融点金属を含む金属膜が堆積されて
いるので、表面及び裏面の各種の金属電極や絶縁膜の膨
張率の違いによる基板歪の発生を抑制し、ＭＥＳＦＥＴ
の閾値やリーク電流等の電気特性が変化することが殆ど
なくなる。

【００２７】２） 表面に半導体素子が形成された半導
体チップの、殆ど裏面全面に高融点金属または高融点金
属シリサイド等の高融点金属を含む金属膜が堆積された
状態で、半導体チップがパッケージにチップ固定材を用
いて固着されているので、チップの下に位置するチップ
固定材の量が位置によって厚さが異なる問題を解決し、
局所的な発熱及び電気特性の変化を防ぐことができる。
また、基板の歪が抑えられるために、結線の為のボンデ
ィングの不良が著しく減少するだけでなく、表面の電極
位置の自動認識装置が機能しなくなる等の大きな問題も
なくなる。

【００２８】３） 表面に半導体素子が形成された半導
体基板の、裏面全面に高融点金属または高融点金属シリ
サイド等の高融点金属を含む金属膜を堆積する工程、高
融点金属を含む金属膜に選択的に開口部を設ける工程、
開口部よりエッチングにより半導体基板の表面に到達す
るスルーホールまたは、半導体基板に溝を形成する工程
とを行うことにより、基板歪を抑制しながら基板にスル
ーホールが形成できるので、工程途中で基板歪により取
り扱扱い困難な状態に陥ることがなく、ＭＥＳＦＥＴの
閾値やリーク電流等の電気特性の変化もなくなる。

【図面の簡単な説明】

【図１】第１の発明の半導体チップの断面図

【図２】第１の発明の他の実施例の半導体チップの断面
図

【図３】（a）は第２の発明のパッケージに実装された
半導体装置の平面図 （b）は第２の発明のパッケージに実装された半導体装
置の断面図

【図４】（a）は第２の発明の他の実施例のパッケージ
に実装された半導体装置の平面図 （b）は第２の発明の他の実施例のパッケージに実装さ
れた半導体装置の断面図

【図５】第３の発明のＭＭＩＣのスルーホールの形成方
法を示す工程断面図

【図６】従来の半導体チップの断面図

【図７】（a）は従来のパッケージに実装された半導体
装置の平面図 （b）は従来のパッケージに実装された半導体装置の断
面図

【図８】従来のＭＭＩＣのスルーホールの形成方法を示
す工程断面図

【符号の説明】

１ ＧａＡｓ基板 ２ 金属電極 ３ 表面保護膜 ４ 高融点金属膜 ５ パッケージ ６ リード ７ ＧａＡｓチップ ８ パッケージメタル領域 ９ チップ固定材 １０ 金 １１ 開口部 １２ スルーホール １３ 基板歪 １４ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西嶋 将明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】表面に半導体素子が形成された半導体チッ
   プの、殆ど裏面全面に高融点金属または高融点金属シリ
   サイド等の高融点金属を含む金属膜が堆積されているこ
   とを特徴とする半導体装置。
2. 【請求項２】表面に半導体素子が形成された半導体チッ
   プの、殆ど裏面全面に高融点金属または高融点金属シリ
   サイド等の高融点金属を含む金属膜と、金を含む金属膜
   が連続的に堆積されていることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】表面に半導体素子が形成された半導体チッ
   プの、殆ど裏面全面に高融点金属または高融点金属シリ
   サイド等の高融点金属を含む金属膜が堆積された状態
   で、前記半導体チップがパッケージにチップ固定材を用
   いて固着されていることを特徴とする半導体装置。
4. 【請求項４】表面に半導体素子が形成された半導体チッ
   プの、殆ど裏面全面に高融点金属または高融点金属シリ
   サイド等の高融点金属を含む金属膜と、金を含む金属膜
   が連続的に堆積された状態で、前記半導体チップがパッ
   ケージにチップ固定材を用いて固着されていることを特
   徴とする請求項３記載の半導体装置。
5. 【請求項５】表面に半導体素子が形成された半導体基板
   の、裏面全面に高融点金属または高融点金属シリサイド
   等の高融点金属を含む金属膜を堆積する工程、前記高融
   点金属を含む金属膜に選択的に開口部を設ける工程、前
   記開口部よりエッチングにより半導体基板の表面に到達
   するスルーホールまたは、半導体基板に溝を形成する工
   程とを含む半導体装置の製造方法。