JPH05243518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243518A JPH05243518A JP4040910A JP4091092A JPH05243518A JP H05243518 A JPH05243518 A JP H05243518A JP 4040910 A JP4040910 A JP 4040910A JP 4091092 A JP4091092 A JP 4091092A JP H05243518 A JPH05243518 A JP H05243518A
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Abstract
(57)【要約】 （修正有）
【目的】 スタック型セルを用いたＤＲＡＭのメモリセ
ル部と周辺回路部の段差を低減し、後の配線パターンの
形成を容易にする。 【構成】 Ｐ型Ｓｉ基板１上にスイッチングトランジス
タ５を形成し、それのｎ型拡散層３の一方にＷポリサイ
ドよりなるビット線７、他方に多結晶Ｓｉ膜よりなる電
荷蓄積電極８が接続形成された基板上に、ＳｉＮ膜とＳ
ｉＯ２膜よりなる容量絶縁膜９を形成後、対向電極とな
る多結晶Ｓｉ膜１０を２００ｎｍ堆積する。その上に窒
化珪素膜１１を５０ｎｍ堆積後、対向電極領域を規定す
るようにフォトリソグラフィ技術で窒化珪素膜１１をパ
ターニングする。次に前記多結晶Ｓｉ膜１０の露出部分
を８５０℃で熱酸化しＳｉＯ２膜１２に変え、その膜厚
は４４０ｎｍ程度になる。従ってメモリセル部３１と周
辺回路部３２との段差は酸化以前の８５０ｎｍから酸化
後は６１０ｎｍに低減された。
ル部と周辺回路部の段差を低減し、後の配線パターンの
形成を容易にする。 【構成】 Ｐ型Ｓｉ基板１上にスイッチングトランジス
タ５を形成し、それのｎ型拡散層３の一方にＷポリサイ
ドよりなるビット線７、他方に多結晶Ｓｉ膜よりなる電
荷蓄積電極８が接続形成された基板上に、ＳｉＮ膜とＳ
ｉＯ２膜よりなる容量絶縁膜９を形成後、対向電極とな
る多結晶Ｓｉ膜１０を２００ｎｍ堆積する。その上に窒
化珪素膜１１を５０ｎｍ堆積後、対向電極領域を規定す
るようにフォトリソグラフィ技術で窒化珪素膜１１をパ
ターニングする。次に前記多結晶Ｓｉ膜１０の露出部分
を８５０℃で熱酸化しＳｉＯ２膜１２に変え、その膜厚
は４４０ｎｍ程度になる。従ってメモリセル部３１と周
辺回路部３２との段差は酸化以前の８５０ｎｍから酸化
後は６１０ｎｍに低減された。
Description
【０００１】
【産業上の利用分野】本発明は多結晶シリコンを導電材
料として用いる半導体装置、特にスタック型のＤＲＡＭ
（ダナミック・ランダム・アクセス・メモリー）に関す
るものである。
料として用いる半導体装置、特にスタック型のＤＲＡＭ
（ダナミック・ランダム・アクセス・メモリー）に関す
るものである。
【０００２】
【従来の技術】高集積化がますます進む半導体装置の中
にあって最も微細な加工が要求されるＤＲＡＭは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進ほど十
分な蓄積容量を得るためには容量電極部分を高くして行
かざるを得ない。ところが、パターン形成のためのリソ
グラフィー技術においては解像限界が微細になるほど焦
点深度が浅くなる。一般に解像限界は使用する光源の波
長に比例し露光装置のレンズの開口数に逆比例するため
微細なパターンを形成するためには、使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の２乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。従って微細な
パターン形成を行うためには下地段差をできるだけ小さ
く抑える必要がある。
にあって最も微細な加工が要求されるＤＲＡＭは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進ほど十
分な蓄積容量を得るためには容量電極部分を高くして行
かざるを得ない。ところが、パターン形成のためのリソ
グラフィー技術においては解像限界が微細になるほど焦
点深度が浅くなる。一般に解像限界は使用する光源の波
長に比例し露光装置のレンズの開口数に逆比例するため
微細なパターンを形成するためには、使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の２乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。従って微細な
パターン形成を行うためには下地段差をできるだけ小さ
く抑える必要がある。
【０００３】以下図面を参照しながら、上記した従来の
スタック型セルを用いたＤＲＡＭの製造方法について説
明する。
スタック型セルを用いたＤＲＡＭの製造方法について説
明する。
【０００４】図４は従来のスタック型セルを用いたＤＲ
ＡＭの製造方法を示す工程断面図である。図４におい
て、５はスイッチングトランジスタで、８は電荷蓄積電
極、２０は対向電極である。まず図４（ａ）に示すよう
にｐ型半導体基板１上にスイッチングトランジスタ５を
形成し、前記トランジスタ５の一方のｎ型拡散層３にビ
ット線７を、他方のｎ型拡散層３に多結晶シリコンより
なる電荷蓄積電極８を形成した後に、窒化珪素膜と酸化
珪素膜の多層膜よりなる容量絶縁膜９を形成し、更にそ
の上に対向電極となる多結晶シリコン膜１０を形成す
る。次に図４（ｂ）に示すように前記多結晶シリコン膜
１０をフォトリソグラフィーとエッチングによりパター
ニングを行い、対向電極２０を形成する。その後第２の
層間絶縁膜１３としてＢＰＳＧを堆積した後、アニール
を施してリフローさせて、メモリセル部３１と周辺回路
部３２との段差部分３０での前記層間絶縁膜１３の最大
傾斜角を低減させる。例えば６４ＭＤＲＡＭでは十分な
蓄積電荷を得るためには約３０ｆＦの蓄積容量が必要と
考えられる。そのためには１．５ｕｍ2のメモリセル面
積で、ＳｉＯ２膜換算で６ｎｍ相当の容量絶縁膜を用い
た場合、電荷蓄積電極８の高さは約８００ｎｍ必要であ
る。
ＡＭの製造方法を示す工程断面図である。図４におい
て、５はスイッチングトランジスタで、８は電荷蓄積電
極、２０は対向電極である。まず図４（ａ）に示すよう
にｐ型半導体基板１上にスイッチングトランジスタ５を
形成し、前記トランジスタ５の一方のｎ型拡散層３にビ
ット線７を、他方のｎ型拡散層３に多結晶シリコンより
なる電荷蓄積電極８を形成した後に、窒化珪素膜と酸化
珪素膜の多層膜よりなる容量絶縁膜９を形成し、更にそ
の上に対向電極となる多結晶シリコン膜１０を形成す
る。次に図４（ｂ）に示すように前記多結晶シリコン膜
１０をフォトリソグラフィーとエッチングによりパター
ニングを行い、対向電極２０を形成する。その後第２の
層間絶縁膜１３としてＢＰＳＧを堆積した後、アニール
を施してリフローさせて、メモリセル部３１と周辺回路
部３２との段差部分３０での前記層間絶縁膜１３の最大
傾斜角を低減させる。例えば６４ＭＤＲＡＭでは十分な
蓄積電荷を得るためには約３０ｆＦの蓄積容量が必要と
考えられる。そのためには１．５ｕｍ2のメモリセル面
積で、ＳｉＯ２膜換算で６ｎｍ相当の容量絶縁膜を用い
た場合、電荷蓄積電極８の高さは約８００ｎｍ必要であ
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、対向電極２０に２００ｎｍの膜厚の多結
晶シリコン膜を使用した場合、メモリセル部３１と周辺
回路部３２との間に電荷蓄積電極８の高さと対向電極２
０の膜厚相当の段差約１ｕｍが発生し、第２の層間絶縁
膜１３での前記段差部３０の段差緩和が十分に行えな
い。従ってその後に行わなければならない配線パターン
の形成が極めて困難となってしまうという問題点を有し
ていた。すなわち、６４ＭＤＲＡＭでは０．３５ｕｍと
いう微細なパターン形成が要求されているが、フォトリ
ソグラフィー技術においては微細なパターンになるほど
その焦点深度が浅くなるため大きな段差上での微細パタ
ーンの形成が困難になるわけである。
うな構成では、対向電極２０に２００ｎｍの膜厚の多結
晶シリコン膜を使用した場合、メモリセル部３１と周辺
回路部３２との間に電荷蓄積電極８の高さと対向電極２
０の膜厚相当の段差約１ｕｍが発生し、第２の層間絶縁
膜１３での前記段差部３０の段差緩和が十分に行えな
い。従ってその後に行わなければならない配線パターン
の形成が極めて困難となってしまうという問題点を有し
ていた。すなわち、６４ＭＤＲＡＭでは０．３５ｕｍと
いう微細なパターン形成が要求されているが、フォトリ
ソグラフィー技術においては微細なパターンになるほど
その焦点深度が浅くなるため大きな段差上での微細パタ
ーンの形成が困難になるわけである。
【０００６】本発明は上記問題点に鑑み、電荷蓄積電極
の高さを高く形成してもメモリセル部と周辺回路部の段
差を小さく抑え、後の配線パターンの形成を容易にする
半導体装置の製造方法を提供するものである。
の高さを高く形成してもメモリセル部と周辺回路部の段
差を小さく抑え、後の配線パターンの形成を容易にする
半導体装置の製造方法を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、スイッチングト
ランジスタに接続する電荷蓄積電極が形成された半導体
基板上に容量絶縁膜、対向電極となる導電膜を順次形成
する工程と、前記導電膜上に対向電極の領域を規定する
耐酸化性膜を形成する工程と、前記耐酸化性膜で被覆さ
れていない前記導電膜を選択的に酸化する工程とを備
え、前記導電膜をエッチングすることなく酸化により対
向電極のパターン形成を行うことを特徴とする半導体装
置の製造方法である。
めに本発明の半導体装置の製造方法は、スイッチングト
ランジスタに接続する電荷蓄積電極が形成された半導体
基板上に容量絶縁膜、対向電極となる導電膜を順次形成
する工程と、前記導電膜上に対向電極の領域を規定する
耐酸化性膜を形成する工程と、前記耐酸化性膜で被覆さ
れていない前記導電膜を選択的に酸化する工程とを備
え、前記導電膜をエッチングすることなく酸化により対
向電極のパターン形成を行うことを特徴とする半導体装
置の製造方法である。
【０００８】
【作用】本発明は上記した構成によって、周辺回路上の
対向電極材料の導電膜をエッチング除去せずに酸化によ
って絶縁膜に変えるため、酸化による体積膨張によって
電荷蓄積電極の高さによる段差の一部を吸収して、メモ
リセル部と周辺回路部の段差を低減することとなる。
対向電極材料の導電膜をエッチング除去せずに酸化によ
って絶縁膜に変えるため、酸化による体積膨張によって
電荷蓄積電極の高さによる段差の一部を吸収して、メモ
リセル部と周辺回路部の段差を低減することとなる。
【０００９】
【実施例】（実施例１）以下本発明の実施例の半導体装
置の製造方法について、図面を参照しながら説明する。
図１は本発明の第１の実施例における半導体装置の製造
方法の工程断面図を示すものであり、図１を用いて説明
する。
置の製造方法について、図面を参照しながら説明する。
図１は本発明の第１の実施例における半導体装置の製造
方法の工程断面図を示すものであり、図１を用いて説明
する。
【００１０】まず図１（ａ）に示すように素子分離用絶
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に容
量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、い
わゆるＯＮＯ膜を形成した後、対向電極となる多結晶シ
リコン膜１０を２００ｎｍ堆積する。次に図１（ｂ）に
示すように前記多結晶シリコン膜１０上に窒化珪素膜１
１を５０ｎｍ堆積後、対向電極領域を規定するようにフ
ォトリソグラフィーとエッチング技術を用いて前記窒化
珪素膜１１をパターニングする。
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に容
量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、い
わゆるＯＮＯ膜を形成した後、対向電極となる多結晶シ
リコン膜１０を２００ｎｍ堆積する。次に図１（ｂ）に
示すように前記多結晶シリコン膜１０上に窒化珪素膜１
１を５０ｎｍ堆積後、対向電極領域を規定するようにフ
ォトリソグラフィーとエッチング技術を用いて前記窒化
珪素膜１１をパターニングする。
【００１１】次に図１（ｃ）に示すようにパイロ雰囲気
（８５０℃,６０分）で前記多結晶シリコン膜１０の露
出した部分を酸化してＳｉＯ２膜１２に変化させる。
尚、酸化時には前記容量絶縁膜９としてのＯＮＯ膜は基
板上全面に形成されているために、酸化種が下層に侵入
して下層のビット線７などの配線層が酸化されないよう
に酸化防止膜の役割を果たす。このとき多結晶シリコン
膜の膜厚が２００ｎｍであったので酸化後のＳｉＯ２膜
１２の膜厚は４４０ｎｍ程度になる。従ってこの酸化に
よってメモリセル部３１と周辺回路部３２との段差は酸
化以前の８５０ｎｍ（電荷蓄積電極８の高さ＋窒化珪素
膜１１の膜厚５０ｎｍ）に比べて６１０ｎｍに低減され
たことになる。次に図１（ｄ）に示すように第２の層間
絶縁膜１３としてＢＰＳＧ膜を５００ｎｍ堆積し９００
度の窒素雰囲気で３０分のアニールを施してリフローさ
せると、メモリセル部３１と周辺回路部３２との段差部
分３０の前記第２の層間絶縁膜１３の最大傾斜角を約３
０度にすることが可能となり、後の配線層の形成が極め
て容易に行えるようになる。
（８５０℃,６０分）で前記多結晶シリコン膜１０の露
出した部分を酸化してＳｉＯ２膜１２に変化させる。
尚、酸化時には前記容量絶縁膜９としてのＯＮＯ膜は基
板上全面に形成されているために、酸化種が下層に侵入
して下層のビット線７などの配線層が酸化されないよう
に酸化防止膜の役割を果たす。このとき多結晶シリコン
膜の膜厚が２００ｎｍであったので酸化後のＳｉＯ２膜
１２の膜厚は４４０ｎｍ程度になる。従ってこの酸化に
よってメモリセル部３１と周辺回路部３２との段差は酸
化以前の８５０ｎｍ（電荷蓄積電極８の高さ＋窒化珪素
膜１１の膜厚５０ｎｍ）に比べて６１０ｎｍに低減され
たことになる。次に図１（ｄ）に示すように第２の層間
絶縁膜１３としてＢＰＳＧ膜を５００ｎｍ堆積し９００
度の窒素雰囲気で３０分のアニールを施してリフローさ
せると、メモリセル部３１と周辺回路部３２との段差部
分３０の前記第２の層間絶縁膜１３の最大傾斜角を約３
０度にすることが可能となり、後の配線層の形成が極め
て容易に行えるようになる。
【００１２】以上のように本実施例によれば、従来から
の単純な構造のスタック型セルを高く形成しても、対向
電極をエッチングすることなく酸化によって絶縁膜に変
えることにより、酸化による体積膨張で実効的にメモリ
セル部と周辺回路部の段差を低減できるため、後の微細
な配線パターンの形成を容易に行うことが可能となる。
の単純な構造のスタック型セルを高く形成しても、対向
電極をエッチングすることなく酸化によって絶縁膜に変
えることにより、酸化による体積膨張で実効的にメモリ
セル部と周辺回路部の段差を低減できるため、後の微細
な配線パターンの形成を容易に行うことが可能となる。
【００１３】（実施例２）次に、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１４】図２は本発明の第２の実施例における半導
体装置の製造方法の工程断面図を示すものであり、図２
を用いて説明する。
体装置の製造方法の工程断面図を示すものであり、図２
を用いて説明する。
【００１５】まず図２（ａ）に示すように素子分離用絶
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に、
容量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、
いわゆるＯＮＯ膜を形成した後、対向電極となる多結晶
シリコン膜１０を２００ｎｍ堆積する。次に図２（ｂ）
に示すように前記多結晶シリコン膜１０上に窒化珪素膜
１１を５０ｎｍ堆積後、対向電極領域を規定するように
フォトリソグラフィーとエッチング技術を用いて前記窒
化珪素膜１１をパターニングする。
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に、
容量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、
いわゆるＯＮＯ膜を形成した後、対向電極となる多結晶
シリコン膜１０を２００ｎｍ堆積する。次に図２（ｂ）
に示すように前記多結晶シリコン膜１０上に窒化珪素膜
１１を５０ｎｍ堆積後、対向電極領域を規定するように
フォトリソグラフィーとエッチング技術を用いて前記窒
化珪素膜１１をパターニングする。
【００１６】次に図２（ｃ）に示すようにパイロ雰囲気
（８５０℃,６０分）で前記多結晶シリコン膜１０の露
出した部分を酸化してＳｉＯ２膜１２に変化させる。こ
のとき多結晶シリコン膜の膜厚が２００ｎｍであったの
で酸化後のＳｉＯ２膜１２の膜厚は４４０ｎｍ程度にな
る。次に図２（ｄ）に示すように前記窒化珪素膜１１を
熱リン酸溶液で選択的に除去した後、第２の層間絶縁膜
１３としてＢＰＳＧ膜を５００ｎｍ堆積し、９００度の
窒素雰囲気で３０分のアニールを施してリフローさせる
と、メモリセル部３１と周辺回路部３２との段差部分３
０の前記第２の層間絶縁膜１３の最大傾斜角を３０度以
下にすることが可能となり、後の配線層の形成が極めて
容易に行えるようになる。本実施例の場合、酸化後窒化
珪素膜１１を除去することによって、メモリセル部３１
と周辺回路部３２との段差は酸化以前の８５０ｎｍ（電
荷蓄積電極８の高さ＋窒化珪素膜１１の膜厚５０ｎｍ）
に比べて５６０ｎｍに低減されたことになる。従って第
１の実施例よりもさらに段差を低減することが可能で段
差部分の第２の層間絶縁膜１３の最大傾斜角も３０度以
下にすることが可能となる。
（８５０℃,６０分）で前記多結晶シリコン膜１０の露
出した部分を酸化してＳｉＯ２膜１２に変化させる。こ
のとき多結晶シリコン膜の膜厚が２００ｎｍであったの
で酸化後のＳｉＯ２膜１２の膜厚は４４０ｎｍ程度にな
る。次に図２（ｄ）に示すように前記窒化珪素膜１１を
熱リン酸溶液で選択的に除去した後、第２の層間絶縁膜
１３としてＢＰＳＧ膜を５００ｎｍ堆積し、９００度の
窒素雰囲気で３０分のアニールを施してリフローさせる
と、メモリセル部３１と周辺回路部３２との段差部分３
０の前記第２の層間絶縁膜１３の最大傾斜角を３０度以
下にすることが可能となり、後の配線層の形成が極めて
容易に行えるようになる。本実施例の場合、酸化後窒化
珪素膜１１を除去することによって、メモリセル部３１
と周辺回路部３２との段差は酸化以前の８５０ｎｍ（電
荷蓄積電極８の高さ＋窒化珪素膜１１の膜厚５０ｎｍ）
に比べて５６０ｎｍに低減されたことになる。従って第
１の実施例よりもさらに段差を低減することが可能で段
差部分の第２の層間絶縁膜１３の最大傾斜角も３０度以
下にすることが可能となる。
【００１７】以上のように本実施例によれば、従来から
の単純な構造のスタック型セルを高く形成しても対向電
極をエッチングすることなく酸化によって絶縁膜に変え
た後、酸化のマスクとして使用した窒化珪素膜を除去す
ることにより、酸化による体積膨張で実効的にメモリセ
ル部と周辺回路部の段差を低減できるため、後の微細な
配線パターンの形成を容易に行うことが可能となる。
の単純な構造のスタック型セルを高く形成しても対向電
極をエッチングすることなく酸化によって絶縁膜に変え
た後、酸化のマスクとして使用した窒化珪素膜を除去す
ることにより、酸化による体積膨張で実効的にメモリセ
ル部と周辺回路部の段差を低減できるため、後の微細な
配線パターンの形成を容易に行うことが可能となる。
【００１８】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１９】図３は本発明の第３の実施例における半導
体装置の製造方法の工程断面図を示すものであり、図３
を用いて説明する。
体装置の製造方法の工程断面図を示すものであり、図３
を用いて説明する。
【００２０】まず図３（ａ）に示すように素子分離用絶
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に、
容量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、
いわゆるＯＮＯ膜を形成した後、対向電極となる多結晶
シリコン膜１０を２００ｎｍ堆積する。次に図３（ｂ）
に示すように前記多結晶シリコン膜１０上に窒化珪素膜
１１を５０ｎｍ堆積後、対向電極領域を規定するように
フォトリソグラフィーとエッチング技術を用いて前記窒
化珪素膜１１をパターニングする。次に図３（ｃ）に示
すように第２の層間絶縁膜１３としてＢＰＳＧ膜を５０
０ｎｍ堆積する。
縁膜２を有するｐ型半導体基板１上にスイッチングトラ
ンジスタ５を形成し、前記スイッチングトランジスタ５
のｎ型拡散層３の一方にタングステンポリサイドよりな
るビット線７、他方に多結晶シリコン膜８００ｎｍより
なる電荷蓄積電極８が接続されて形成された基板上に、
容量絶縁膜９として窒化珪素膜と酸化珪素膜よりなる、
いわゆるＯＮＯ膜を形成した後、対向電極となる多結晶
シリコン膜１０を２００ｎｍ堆積する。次に図３（ｂ）
に示すように前記多結晶シリコン膜１０上に窒化珪素膜
１１を５０ｎｍ堆積後、対向電極領域を規定するように
フォトリソグラフィーとエッチング技術を用いて前記窒
化珪素膜１１をパターニングする。次に図３（ｃ）に示
すように第２の層間絶縁膜１３としてＢＰＳＧ膜を５０
０ｎｍ堆積する。
【００２１】次に図３（ｄ）に示すようにパイロ雰囲気
（８５０℃,６０分）で前記多結晶シリコン膜１０の窒
化珪素膜１１で覆われていない部分を酸化してＳｉＯ２
膜１２に変化させると同時に前記第２の層間絶縁膜１３
をリフローさせる。これによりメモリセル部３１と周辺
回路部３２との段差部分３０の前記第２の層間絶縁膜１
３の最大傾斜角を約３０度にすることが可能となり、後
の配線層の形成が極めて容易に行えるようになる。本実
施例の場合段差の低減効果は第１の実施例と同等だが、
酸化とリフローを同時に行うことにより工程数を削減で
きる。
（８５０℃,６０分）で前記多結晶シリコン膜１０の窒
化珪素膜１１で覆われていない部分を酸化してＳｉＯ２
膜１２に変化させると同時に前記第２の層間絶縁膜１３
をリフローさせる。これによりメモリセル部３１と周辺
回路部３２との段差部分３０の前記第２の層間絶縁膜１
３の最大傾斜角を約３０度にすることが可能となり、後
の配線層の形成が極めて容易に行えるようになる。本実
施例の場合段差の低減効果は第１の実施例と同等だが、
酸化とリフローを同時に行うことにより工程数を削減で
きる。
【００２２】以上のように本実施例によれば、従来から
の単純な構造のスタック型セルを高く形成しても対向電
極をエッチングすることなく酸化によって絶縁膜に変え
ると同時に対向電極上の層間絶縁膜のリフローも行える
ために、酸化による体積膨張で実効的にメモリセル部と
周辺回路部の段差を低減できる効果を少ない工程で実現
でき、後の微細な配線パターンの形成を容易に行うこと
が可能となる。
の単純な構造のスタック型セルを高く形成しても対向電
極をエッチングすることなく酸化によって絶縁膜に変え
ると同時に対向電極上の層間絶縁膜のリフローも行える
ために、酸化による体積膨張で実効的にメモリセル部と
周辺回路部の段差を低減できる効果を少ない工程で実現
でき、後の微細な配線パターンの形成を容易に行うこと
が可能となる。
【００２３】尚、上記１〜３の実施例において前述した
ようにＯＮＯ膜は酸化防止膜として働くが、電荷蓄積電
極８の形成前に第１の層間絶縁膜６上に予め窒化珪素膜
を形成しておくと、より十分な酸化防止効果を得ること
ができる。また、容量絶縁膜としてＯＮＯ以外の高誘電
体膜を使用した場合も予め電荷蓄積電極８の形成前に第
１の層間絶縁膜６上に窒化珪素膜を形成しておくことに
より酸化防止効果を得ることができる。
ようにＯＮＯ膜は酸化防止膜として働くが、電荷蓄積電
極８の形成前に第１の層間絶縁膜６上に予め窒化珪素膜
を形成しておくと、より十分な酸化防止効果を得ること
ができる。また、容量絶縁膜としてＯＮＯ以外の高誘電
体膜を使用した場合も予め電荷蓄積電極８の形成前に第
１の層間絶縁膜６上に窒化珪素膜を形成しておくことに
より酸化防止効果を得ることができる。
【００２４】
【発明の効果】以上のように本発明は、スイッチングト
ランジスタに接続する電荷蓄積電極が形成された半導体
基板上に容量絶縁膜、対向電極となる導電膜を順次形成
する工程と、前記導電膜上に対向電極の領域を規定する
耐酸化性膜を形成する工程と、前記耐酸化性膜で被覆さ
れていない前記導電膜を選択的に酸化する工程とを備
え、前記導電膜をエッチングすることなく酸化により対
向電極のパターン形成を行うことにより、従来からの単
純な構造のスタック型セルを高く形成しても対向電極を
エッチングすることなく、酸化によって絶縁膜に変える
ことによる体積膨張で実効的にメモリセル部と周辺回路
部の段差を低減できるため、後の配線パターンの形成が
容易になる。また、従来フォトリソグラフィーから制限
されていた高さを越えた電荷蓄積電極の形成が可能とな
る。さらに、従来の単純な構造のスタック型セルを使用
できるために、多くの工程数を必要とする複雑な三次元
構造を採用する必要もなくなるためその実用的効果は極
めて大きい。
ランジスタに接続する電荷蓄積電極が形成された半導体
基板上に容量絶縁膜、対向電極となる導電膜を順次形成
する工程と、前記導電膜上に対向電極の領域を規定する
耐酸化性膜を形成する工程と、前記耐酸化性膜で被覆さ
れていない前記導電膜を選択的に酸化する工程とを備
え、前記導電膜をエッチングすることなく酸化により対
向電極のパターン形成を行うことにより、従来からの単
純な構造のスタック型セルを高く形成しても対向電極を
エッチングすることなく、酸化によって絶縁膜に変える
ことによる体積膨張で実効的にメモリセル部と周辺回路
部の段差を低減できるため、後の配線パターンの形成が
容易になる。また、従来フォトリソグラフィーから制限
されていた高さを越えた電荷蓄積電極の形成が可能とな
る。さらに、従来の単純な構造のスタック型セルを使用
できるために、多くの工程数を必要とする複雑な三次元
構造を採用する必要もなくなるためその実用的効果は極
めて大きい。
【図１】本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図３】本発明の第３の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図４】従来の半導体装置の製造方法を示す工程断面図
５ スイッチングトランジスタ ７ ビット線 ８ 電荷蓄積電極 ９ 容量絶縁膜 ２０ 対向電極
Claims (4)
- 【請求項１】多結晶シリコンよりなる導電層をエッチン
グすることなく酸化によりパターン形成を行うことを特
徴とする半導体装置の製造方法。 - 【請求項２】スイッチングトランジスタに接続する電荷
蓄積電極が形成された半導体基板上に容量絶縁膜、対向
電極となる導電膜を順次形成する工程と、前記導電膜上
に対向電極の領域を規定する耐酸化性膜を形成する工程
と、前記耐酸化性膜で被覆されていない前記導電膜を選
択的に酸化する工程とを備え、前記導電膜をエッチング
することなく酸化により対向電極のパターン形成を行う
ことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項２記載に於て、耐酸化性膜を除去す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項４】スイッチングトランジスタに接続する電荷
蓄積電極が形成された半導体基板上に容量絶縁膜、対向
電極となる導電膜を順次形成する工程と、前記導電膜上
に対向電極の領域を規定する耐酸化性膜を形成する工程
と、その耐酸化性膜上に酸化雰囲気の熱処理で流動性を
有する絶縁膜を堆積する工程と、前記耐酸化性膜で被覆
されていない前記導電膜の選択酸化と前記絶縁膜のリフ
ローを同時に行う工程とを備え、前記導電膜をエッチン
グすることなく酸化により対向電極のパターン形成を行
うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040910A JPH05243518A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040910A JPH05243518A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243518A true JPH05243518A (ja) | 1993-09-21 |
Family
ID=12593667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040910A Pending JPH05243518A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304946B1 (ko) * | 1994-07-08 | 2001-11-30 | 김영환 | 반도체장치의제조방법 |
| KR100400322B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR100543201B1 (ko) * | 1998-10-13 | 2007-04-25 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 커패시터 제조방법 |
-
1992
- 1992-02-27 JP JP4040910A patent/JPH05243518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304946B1 (ko) * | 1994-07-08 | 2001-11-30 | 김영환 | 반도체장치의제조방법 |
| KR100543201B1 (ko) * | 1998-10-13 | 2007-04-25 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 커패시터 제조방법 |
| KR100400322B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
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