JPH05243968A - Ｅｃｌ論理回路 - Google Patents
Ｅｃｌ論理回路Info
- Publication number
- JPH05243968A JPH05243968A JP4044515A JP4451592A JPH05243968A JP H05243968 A JPH05243968 A JP H05243968A JP 4044515 A JP4044515 A JP 4044515A JP 4451592 A JP4451592 A JP 4451592A JP H05243968 A JPH05243968 A JP H05243968A
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- gate
- ecl
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- gates
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Abstract
(57)【要約】
【目的】本発明は、ＥＣＬ論理回路に関し、コレクタド
ット型アンドゲートの動作を高速化することを目的とす
る。 【構成】複数のＥＣＬオアゲート１０、１６の入力端を
互いに接続し、これらＥＣＬオアゲート１０、１６の出
力側差動トランジスタＱ２、Ｑ９のコレクタを互いに接
続してコレクタドット型アンドゲート１４Ａの一部とし
ている。
ット型アンドゲートの動作を高速化することを目的とす
る。 【構成】複数のＥＣＬオアゲート１０、１６の入力端を
互いに接続し、これらＥＣＬオアゲート１０、１６の出
力側差動トランジスタＱ２、Ｑ９のコレクタを互いに接
続してコレクタドット型アンドゲート１４Ａの一部とし
ている。
Description
【０００１】
【産業上の利用分野】本発明は、コレクタドット型アン
ドゲートを備えたＥＣＬ論理回路に関する。
ドゲートを備えたＥＣＬ論理回路に関する。
【０００２】
【従来の技術】図４は、従来のラッチ回路を示す。この
回路は、１入力のオアゲート１０にデータ信号ＩＮが供
給され、２入力のオアゲート１２の一方の入力端にクロ
ック信号ＣＫが供給され、オアゲート１０及び１２の出
力がアンドゲート１４に供給され、アンドゲート１４の
出力信号ＯＵＴがオアゲート１２の他方の入力端にフィ
ードバックされている。
回路は、１入力のオアゲート１０にデータ信号ＩＮが供
給され、２入力のオアゲート１２の一方の入力端にクロ
ック信号ＣＫが供給され、オアゲート１０及び１２の出
力がアンドゲート１４に供給され、アンドゲート１４の
出力信号ＯＵＴがオアゲート１２の他方の入力端にフィ
ードバックされている。
【０００３】この回路をＥＣＬゲートで構成した例を図
５に示す。
５に示す。
【０００４】オアゲート１０は、ＮＰＮ型差動トランジ
スタＱ１及びＱ２のコレクタがそれぞれレベルシフト抵
抗Ｒ１及びＲ２を介してグランド線ＧＮＤに接続され、
ＮＰＮ型差動トランジスタＱ１及びＱ２のエミッタが共
通にＮＰＮ型トランジスタＱ３のコレクタに接続され、
ＮＰＮ型トランジスタＱ３のエミッタが電流制限抵抗Ｒ
３を介して電源供給線ＶＥＥに接続されている。ＮＰＮ
型トランジスタＱ３と電流制限抵抗Ｒ３は、電流源を構
成している。
スタＱ１及びＱ２のコレクタがそれぞれレベルシフト抵
抗Ｒ１及びＲ２を介してグランド線ＧＮＤに接続され、
ＮＰＮ型差動トランジスタＱ１及びＱ２のエミッタが共
通にＮＰＮ型トランジスタＱ３のコレクタに接続され、
ＮＰＮ型トランジスタＱ３のエミッタが電流制限抵抗Ｒ
３を介して電源供給線ＶＥＥに接続されている。ＮＰＮ
型トランジスタＱ３と電流制限抵抗Ｒ３は、電流源を構
成している。
【０００５】オアゲート１２は、ＮＰＮ型差動トランジ
スタＱ５及びＱ６のコレクタが共通にレベルシフト抵抗
Ｒ４を介してグランド線ＧＮＤに接続され、ＮＰＮ型差
動トランジスタＱ４、Ｑ５及びＱ６のエミッタが共通に
ＮＰＮ型トランジスタＱ７のコレクタに接続され、ＮＰ
Ｎ型トランジスタＱ７のエミッタが電流制限抵抗Ｒ５を
介して電源供給線ＶＥＥに接続されている。ＮＰＮ型ト
ランジスタＱ７と電流制限抵抗Ｒ５は、電流源を構成し
ている。
スタＱ５及びＱ６のコレクタが共通にレベルシフト抵抗
Ｒ４を介してグランド線ＧＮＤに接続され、ＮＰＮ型差
動トランジスタＱ４、Ｑ５及びＱ６のエミッタが共通に
ＮＰＮ型トランジスタＱ７のコレクタに接続され、ＮＰ
Ｎ型トランジスタＱ７のエミッタが電流制限抵抗Ｒ５を
介して電源供給線ＶＥＥに接続されている。ＮＰＮ型ト
ランジスタＱ７と電流制限抵抗Ｒ５は、電流源を構成し
ている。
【０００６】アンドゲート１４は、ＮＰＮ型差動トラン
ジスタＱ２及びＱ４のコレクタが共通にＮＰＮ型出力バ
ッファトランジスタＱ８のベースに接続されたコレクタ
ドット型であり、ＮＰＮ型出力バッファトランジスタＱ
８のコレクタがグランド線ＧＮＤに接続され、ＮＰＮ型
出力バッファトランジスタＱ８のエミッタが、負荷抵抗
Ｒ６を介して電源供給線ＶＥＥに接続され、かつ、ＮＰ
Ｎ型差動トランジスタＱ６のベースに接続されている。
ジスタＱ２及びＱ４のコレクタが共通にＮＰＮ型出力バ
ッファトランジスタＱ８のベースに接続されたコレクタ
ドット型であり、ＮＰＮ型出力バッファトランジスタＱ
８のコレクタがグランド線ＧＮＤに接続され、ＮＰＮ型
出力バッファトランジスタＱ８のエミッタが、負荷抵抗
Ｒ６を介して電源供給線ＶＥＥに接続され、かつ、ＮＰ
Ｎ型差動トランジスタＱ６のベースに接続されている。
【０００７】レベルシフト抵抗Ｒ２に並列に接続された
ダイオードＤ１は、レベルシフト抵抗Ｒ２に電流が流れ
過ぎてＮＰＮ型出力バッファトランジスタＱ８のベース
電位が低下し過ぎるのを防止するためである。
ダイオードＤ１は、レベルシフト抵抗Ｒ２に電流が流れ
過ぎてＮＰＮ型出力バッファトランジスタＱ８のベース
電位が低下し過ぎるのを防止するためである。
【０００８】ＮＰＮ型差動トランジスタＱ２及びＱ４の
ベースには参照電圧Ｖｒｅｆが供給され、ＮＰＮ型トラ
ンジスタＱ３及びＱ７のベースには電流制御電圧Ｖｃｓ
が供給され、ＮＰＮ型差動トランジスタＱ１のベースに
はデータ信号ＩＮが供給され、ＮＰＮ型差動トランジス
タＱ５のベースにはクロック信号ＣＫが供給され、ＮＰ
Ｎ型出力バッファトランジスタＱ８のエミッタから出力
信号ＯＵＴが取り出される。
ベースには参照電圧Ｖｒｅｆが供給され、ＮＰＮ型トラ
ンジスタＱ３及びＱ７のベースには電流制御電圧Ｖｃｓ
が供給され、ＮＰＮ型差動トランジスタＱ１のベースに
はデータ信号ＩＮが供給され、ＮＰＮ型差動トランジス
タＱ５のベースにはクロック信号ＣＫが供給され、ＮＰ
Ｎ型出力バッファトランジスタＱ８のエミッタから出力
信号ＯＵＴが取り出される。
【０００９】上記構成において、図６（Ａ）〜（Ｃ）に
示す如く、データ信号ＩＮ及びクロック信号ＣＫが共に
高レベルのとき、出力信号ＯＵＴが高レベルとなる。こ
の状態でクロック信号ＣＫを低レベルにすると、出力信
号ＯＵＴがオアゲート１２の入力端にフィードバックさ
れているので、出力信号ＯＵＴは高レベルを保持する。
次にデータ信号ＩＮが低レベルに遷移すると、出力信号
ＯＵＴも低レベルに遷移する。この際、オアゲート１０
及び１２の出力がほぼ同時に低レベルに遷移するので、
レベルシフト抵抗Ｒ２に充分な電流が流れてＮＰＮ型出
力バッファトランジスタＱ８が高速にオフ状態になり、
出力信号ＯＵＴの立下がりが急になる。
示す如く、データ信号ＩＮ及びクロック信号ＣＫが共に
高レベルのとき、出力信号ＯＵＴが高レベルとなる。こ
の状態でクロック信号ＣＫを低レベルにすると、出力信
号ＯＵＴがオアゲート１２の入力端にフィードバックさ
れているので、出力信号ＯＵＴは高レベルを保持する。
次にデータ信号ＩＮが低レベルに遷移すると、出力信号
ＯＵＴも低レベルに遷移する。この際、オアゲート１０
及び１２の出力がほぼ同時に低レベルに遷移するので、
レベルシフト抵抗Ｒ２に充分な電流が流れてＮＰＮ型出
力バッファトランジスタＱ８が高速にオフ状態になり、
出力信号ＯＵＴの立下がりが急になる。
【００１０】
【発明が解決しようとする課題】しかし、図６（Ｄ）〜
（Ｆ）に示す如く、データ信号ＩＮ及びクロック信号Ｃ
Ｋが高レベルのスルー状態で、データ信号ＩＮが低レベ
ルに遷移すると、オアゲート１２の出力が高レベルのま
まであるので、この際レベルシフト抵抗Ｒ２に流れる電
流が上記の場合よりも少なくなり、ＮＰＮ型出力バッフ
ァトランジスタＱ８が緩やかにオフ状態となって、出力
信号ＯＵＴの立下がりが遅くなる。
（Ｆ）に示す如く、データ信号ＩＮ及びクロック信号Ｃ
Ｋが高レベルのスルー状態で、データ信号ＩＮが低レベ
ルに遷移すると、オアゲート１２の出力が高レベルのま
まであるので、この際レベルシフト抵抗Ｒ２に流れる電
流が上記の場合よりも少なくなり、ＮＰＮ型出力バッフ
ァトランジスタＱ８が緩やかにオフ状態となって、出力
信号ＯＵＴの立下がりが遅くなる。
【００１１】本発明の目的は、このような問題点に鑑
み、コレクタドット型アンドゲートの動作を高速化する
ことができるＥＣＬ論理回路を提供することにある。
み、コレクタドット型アンドゲートの動作を高速化する
ことができるＥＣＬ論理回路を提供することにある。
【００１２】
【課題を解決するための手段及びその作用】本発明に係
るＥＣＬ論理回路を、実施例図中の対応する構成要素の
符号を引用して説明する。
るＥＣＬ論理回路を、実施例図中の対応する構成要素の
符号を引用して説明する。
【００１３】本発明では、複数のＥＣＬオアゲートの出
力側差動トランジスタのコレクタを互いに接続して構成
したコレクタドット型アンドゲートを有するＥＣＬ論理
回路において、例えば図２に示す如く、複数のＥＣＬオ
アゲート１０、１６の入力端を互いに接続し、これらＥ
ＣＬオアゲート１０、１６の出力側差動トランジスタＱ
２、Ｑ９のコレクタを互いに接続してコレクタドット型
アンドゲート１４Ａの一部としている。
力側差動トランジスタのコレクタを互いに接続して構成
したコレクタドット型アンドゲートを有するＥＣＬ論理
回路において、例えば図２に示す如く、複数のＥＣＬオ
アゲート１０、１６の入力端を互いに接続し、これらＥ
ＣＬオアゲート１０、１６の出力側差動トランジスタＱ
２、Ｑ９のコレクタを互いに接続してコレクタドット型
アンドゲート１４Ａの一部としている。
【００１４】上記構成によれば、入力信号に応じて複数
のＥＣＬオアゲート１０、１６の出力が共に変化するの
で、この際コレクタドット型アンドゲート１４Ａの入力
端に供給される電流の変化が急になり、コレクタドット
型アンドゲート１４Ａからの出力信号ＯＵＴの変化が急
になって、コレクタドット型アンドゲートの動作が高速
になる。
のＥＣＬオアゲート１０、１６の出力が共に変化するの
で、この際コレクタドット型アンドゲート１４Ａの入力
端に供給される電流の変化が急になり、コレクタドット
型アンドゲート１４Ａからの出力信号ＯＵＴの変化が急
になって、コレクタドット型アンドゲートの動作が高速
になる。
【００１５】本発明の一態様では、ＥＣＬ論理回路は、
入力端にデータ信号ＩＮが供給され互いに並列接続され
た複数の１入力ＥＣＬオアゲート１０、１６と、一方の
入力端にクロック信号ＣＫが供給される２入力ＥＣＬオ
アゲート１２と、１入力ＥＣＬオアゲート１０、１６の
出力と２入力ＥＣＬオアゲート１２の出力との論理積を
出力するコレクタドット型アンドゲート１４Ａとを有
し、コレクタドット型アンドゲート１４Ａの出力が２入
力ＥＣＬオアゲート１２の他方の入力端に供給されるラ
ッチ回路である。
入力端にデータ信号ＩＮが供給され互いに並列接続され
た複数の１入力ＥＣＬオアゲート１０、１６と、一方の
入力端にクロック信号ＣＫが供給される２入力ＥＣＬオ
アゲート１２と、１入力ＥＣＬオアゲート１０、１６の
出力と２入力ＥＣＬオアゲート１２の出力との論理積を
出力するコレクタドット型アンドゲート１４Ａとを有
し、コレクタドット型アンドゲート１４Ａの出力が２入
力ＥＣＬオアゲート１２の他方の入力端に供給されるラ
ッチ回路である。
【００１６】この構成の場合、例えば図３（Ｄ）〜
（Ｆ）に示す如く、データ信号ＩＮ及びクロック信号Ｃ
Ｋが高レベルのスルー状態で、データ信号ＩＮが低レベ
ルに遷移すると、２入力ＥＣＬオアゲート１２の出力は
高レベルのままであるが、１入力ＥＣＬオアゲート１０
及び１６の出力が共に低レベルに遷移するので、この際
コレクタドット型アンドゲート１４Ａの入力端に充分な
電流が供給されてコレクタドット型アンドゲート１４Ａ
からの出力信号ＯＵＴの立下がりが急になる。
（Ｆ）に示す如く、データ信号ＩＮ及びクロック信号Ｃ
Ｋが高レベルのスルー状態で、データ信号ＩＮが低レベ
ルに遷移すると、２入力ＥＣＬオアゲート１２の出力は
高レベルのままであるが、１入力ＥＣＬオアゲート１０
及び１６の出力が共に低レベルに遷移するので、この際
コレクタドット型アンドゲート１４Ａの入力端に充分な
電流が供給されてコレクタドット型アンドゲート１４Ａ
からの出力信号ＯＵＴの立下がりが急になる。
【００１７】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１８】図１は、本発明が適用されたラッチ回路を
示す。この回路では、オアゲート１０にオアゲート１６
を並列接続し、アンドゲート１４Ａを３入力としてい
る。他の点は図４と同一である。
示す。この回路では、オアゲート１０にオアゲート１６
を並列接続し、アンドゲート１４Ａを３入力としてい
る。他の点は図４と同一である。
【００１９】この回路をＥＣＬゲートで構成した例を図
２に示す。図５と同一構成要素には同一符号を付してそ
の説明を省略する。
２に示す。図５と同一構成要素には同一符号を付してそ
の説明を省略する。
【００２０】オアゲート１６は、ＮＰＮ型差動トランジ
スタＱ１０のコレクタがレベルシフト抵抗Ｒ７を介して
グランド線ＧＮＤに接続され、ＮＰＮ型差動トランジス
タＱ９及びＱ１０のエミッタが共通にＮＰＮ型トランジ
スタＱ１１のコレクタに接続され、ＮＰＮ型トランジス
タＱ１１のエミッタが電流制限抵抗Ｒ８を介して電源供
給線ＶＥＥに接続されている。ＮＰＮ型トランジスタＱ
１１と電流制限抵抗Ｒ８は、電流源を構成している。
スタＱ１０のコレクタがレベルシフト抵抗Ｒ７を介して
グランド線ＧＮＤに接続され、ＮＰＮ型差動トランジス
タＱ９及びＱ１０のエミッタが共通にＮＰＮ型トランジ
スタＱ１１のコレクタに接続され、ＮＰＮ型トランジス
タＱ１１のエミッタが電流制限抵抗Ｒ８を介して電源供
給線ＶＥＥに接続されている。ＮＰＮ型トランジスタＱ
１１と電流制限抵抗Ｒ８は、電流源を構成している。
【００２１】ＮＰＮ型差動トランジスタＱ９のコレクタ
は、アンドゲート１４Ａを構成するＮＰＮ型出力バッフ
ァトランジスタＱ８のベースに接続され、ＮＰＮ型差動
トランジスタＱ９のベースには参照電圧Ｖｒｅｆが供給
され、ＮＰＮ型差動トランジスタＱ１０のベースはＮＰ
Ｎ型差動トランジスタＱ１のベースに接続されている。
また、レベルシフト抵抗Ｒ７は、レベルシフト抵抗Ｒ
１、Ｒ２及びＲ４と同一抵抗値であり、電流制限抵抗Ｒ
８は、電流制限抵抗Ｒ３及びＲ５と同一抵抗値である。
は、アンドゲート１４Ａを構成するＮＰＮ型出力バッフ
ァトランジスタＱ８のベースに接続され、ＮＰＮ型差動
トランジスタＱ９のベースには参照電圧Ｖｒｅｆが供給
され、ＮＰＮ型差動トランジスタＱ１０のベースはＮＰ
Ｎ型差動トランジスタＱ１のベースに接続されている。
また、レベルシフト抵抗Ｒ７は、レベルシフト抵抗Ｒ
１、Ｒ２及びＲ４と同一抵抗値であり、電流制限抵抗Ｒ
８は、電流制限抵抗Ｒ３及びＲ５と同一抵抗値である。
【００２２】他の点は、図２と同一構成である。
【００２３】次に、上記の如く構成された本実施例の動
作を説明する。
作を説明する。
【００２４】図３（Ａ）〜（Ｃ）に示す如く、データ信
号ＩＮ及びクロック信号ＣＫが高レベルのとき、出力信
号ＯＵＴが高レベルとなる。この状態でクロック信号Ｃ
Ｋを低レベルにすると、出力信号ＯＵＴがオアゲート１
２の入力端にフィードバックされているので、出力信号
ＯＵＴは高レベルを保持する。次にデータ信号ＩＮが低
レベルに遷移すると、出力信号ＯＵＴも低レベルに遷移
する。この際、オアゲート１０、１６及び１２の出力が
ほぼ同時に低レベルに遷移するので、レベルシフト抵抗
Ｒ２に充分な電流が流れてＮＰＮ型出力バッファトラン
ジスタＱ８が高速にオフ状態になり、出力信号ＯＵＴの
立下がりが急になる。
号ＩＮ及びクロック信号ＣＫが高レベルのとき、出力信
号ＯＵＴが高レベルとなる。この状態でクロック信号Ｃ
Ｋを低レベルにすると、出力信号ＯＵＴがオアゲート１
２の入力端にフィードバックされているので、出力信号
ＯＵＴは高レベルを保持する。次にデータ信号ＩＮが低
レベルに遷移すると、出力信号ＯＵＴも低レベルに遷移
する。この際、オアゲート１０、１６及び１２の出力が
ほぼ同時に低レベルに遷移するので、レベルシフト抵抗
Ｒ２に充分な電流が流れてＮＰＮ型出力バッファトラン
ジスタＱ８が高速にオフ状態になり、出力信号ＯＵＴの
立下がりが急になる。
【００２５】図３（Ｄ）〜（Ｆ）に示す如く、データ信
号ＩＮ及びクロック信号ＣＫが高レベルのスルー状態
で、データ信号ＩＮが低レベルに遷移すると、オアゲー
ト１２の出力は高レベルのままである。しかし、オアゲ
ート１０及び１６の出力が共に低レベルに遷移するの
で、この際レベルシフト抵抗Ｒ２に充分な電流が流れて
ＮＰＮ型出力バッファトランジスタＱ８が高速にオフ状
態になり、出力信号ＯＵＴの立下がりが急になる。
号ＩＮ及びクロック信号ＣＫが高レベルのスルー状態
で、データ信号ＩＮが低レベルに遷移すると、オアゲー
ト１２の出力は高レベルのままである。しかし、オアゲ
ート１０及び１６の出力が共に低レベルに遷移するの
で、この際レベルシフト抵抗Ｒ２に充分な電流が流れて
ＮＰＮ型出力バッファトランジスタＱ８が高速にオフ状
態になり、出力信号ＯＵＴの立下がりが急になる。
【００２６】なお、上記実施例ではオアゲート１０に１
個のオアゲート１６を並列接続した場合を説明したが、
回路素子の特性に応じてオアゲート１０に２個以上のオ
アゲート１６を並列接続してもよい。
個のオアゲート１６を並列接続した場合を説明したが、
回路素子の特性に応じてオアゲート１０に２個以上のオ
アゲート１６を並列接続してもよい。
【００２７】
【発明の効果】以上説明した如く、本発明に係るＥＣＬ
論理回路によれば、入力信号に応じて複数のＥＣＬオア
ゲートの出力が共に変化するので、この際コレクタドッ
ト型アンドゲートの入力端に供給される電流の変化が急
になり、コレクタドット型アンドゲートからの出力信号
の変化が急になって、コレクタドット型アンドゲートの
動作が高速になるという効果を奏する。
論理回路によれば、入力信号に応じて複数のＥＣＬオア
ゲートの出力が共に変化するので、この際コレクタドッ
ト型アンドゲートの入力端に供給される電流の変化が急
になり、コレクタドット型アンドゲートからの出力信号
の変化が急になって、コレクタドット型アンドゲートの
動作が高速になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明が適用された一実施例のラッチ回路図で
ある。
ある。
【図２】図１の構成例を示す詳細回路図である。
【図３】図２の回路の入出力波形図である。
【図４】従来のラッチ回路図である。
【図５】図４の構成例を示す詳細回路図である。
【図６】図５の回路の入出力波形図である。
１０、１２、１６ オアゲート １４、１４Ａ アンドゲート Ｒ１、Ｒ２、Ｒ４、Ｒ７ レベルシフト抵抗 Ｒ３、Ｒ５、Ｒ８ 電流制限抵抗 Ｒ６ 負荷抵抗 Ｄ１ ダイオード Ｑ１、Ｑ２、Ｑ４〜Ｑ６、Ｑ９、Ｑ１０ ＮＰＮ型差動
トランジスタ Ｑ３、Ｑ７、Ｑ１１ ＮＰＮ型トランジスタ Ｑ８ ＮＰＮ型出力バッファトランジスタ ＧＮＤ グランド線 ＶＥＥ 電源供給線 Ｖｒｅｆ 参照電圧 Ｖｃｓ 電流制御電圧
トランジスタ Ｑ３、Ｑ７、Ｑ１１ ＮＰＮ型トランジスタ Ｑ８ ＮＰＮ型出力バッファトランジスタ ＧＮＤ グランド線 ＶＥＥ 電源供給線 Ｖｒｅｆ 参照電圧 Ｖｃｓ 電流制御電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 直行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 瀬戸 親寛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 複数のＥＣＬオアゲートの出力側差動ト
ランジスタのコレクタを互いに接続して構成したコレク
タドット型アンドゲートを有するＥＣＬ論理回路におい
て、 複数のＥＣＬオアゲート（１０、１６）の入力端を互い
に接続し、該複数のＥＣＬオアゲートの出力側差動トラ
ンジスタ（Ｑ２、Ｑ９）のコレクタを互いに接続して該
コレクタドット型アンドゲート（１４Ａ）の一部とする
ことを特徴とするＥＣＬ論理回路。 - 【請求項２】 前記ＥＣＬ論理回路は、 入力端にデータ信号（ＩＮ）が供給され互いに並列接続
された複数の１入力ＥＣＬオアゲート（１０、１６）
と、 一方の入力端にクロック信号（ＣＫ）が供給される２入
力ＥＣＬオアゲート（１２）と、 該１入力ＥＣＬオアゲートの出力と該２入力ＥＣＬオア
ゲートの出力との論理積を出力するコレクタドット型ア
ンドゲート（１４Ａ）と、 を有し、該コレクタドット型アンドゲートの出力が該２
入力ＥＣＬオアゲートの他方の入力端に供給されるラッ
チ回路であることを特徴とする請求項１記載のＥＣＬ論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044515A JPH05243968A (ja) | 1992-03-02 | 1992-03-02 | Ｅｃｌ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044515A JPH05243968A (ja) | 1992-03-02 | 1992-03-02 | Ｅｃｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243968A true JPH05243968A (ja) | 1993-09-21 |
Family
ID=12693686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044515A Withdrawn JPH05243968A (ja) | 1992-03-02 | 1992-03-02 | Ｅｃｌ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243968A (ja) |
-
1992
- 1992-03-02 JP JP4044515A patent/JPH05243968A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |