JPH05243970A - 低電圧カレントミラー終端回路 - Google Patents

低電圧カレントミラー終端回路

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JPH05243970A
JPH05243970A JP4188471A JP18847192A JPH05243970A JP H05243970 A JPH05243970 A JP H05243970A JP 4188471 A JP4188471 A JP 4188471A JP 18847192 A JP18847192 A JP 18847192A JP H05243970 A JPH05243970 A JP H05243970A
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JP
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transistor
emitter
current
power supply
collector
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JP4188471A
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English (en)
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Barry J Robinson
バリー・ジェイ・ロビンソン
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Advanced Micro Devices Inc
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Advanced Micro Devices Inc
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/265—Current mirrors using bipolar transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract

(57)【要約】 （修正有） 【目的】 製造および組立てが比較的簡単で経済的であ
りながら、しかも先行技術の終端回路の欠点を克服する
改善された低電圧カレントミラー終端回路を提供する。 【構成】 ＥＣＬゲートアレイとともに使用される低電
圧カレントミラー終端回路は、別個の出力エミッタフォ
ロワ電源（ＶＥＦ）における電圧変化から独立した定出
力エミッタフォロワ基準電流（Ｉｅｆ）を提供する。横
方向ＰＮＰトランジスタ（Ｑｐ）のコレクタを通る電流
がミラー電流（Ｉｐ）を規定する。横方向トランジスタ
（Ｑｐ）のベースがベースバイアス電圧ＶＥＰを受ける
べく接続される。プル・ダウントランジスタ（Ｑｆ）の
コレクタを通る電流がミラー電流（Ｉｐ）に比例する定
出力エミッタフォロワ基準電流（Ｉｅｆ）を規定する。
別個のエミッタフォロワ電源（ＶＥＦ）は電力消費を多
大に低減するように電源（ＶＥＥ）よりも低い電圧を有
する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は、一般的にはエミッタ結合論
理（ＥＣＬ）ゲートアレイに関し、かつより特定的には
動作速度を損なうことなく電力消費を低減するための出
力エミッタフォロワ（follower）を有するＥＣＬゲート
アレイのための低電圧カレントミラー終端回路に関す
る。
【０００３】
【先行技術の記載】米国特許商標庁における本件出願の
主題について行なわれた先行技術サーチにより以下の特
許文献が明らかとなった。
【０００４】 ４，４３９，６９５ ４，６５１，０８３ ４，５２８，４９６ ４，７０４，６５４ ４，５６５，９７３ ４，７３３，１６２ ４，５８７，４７８ ４，７６０，２８６ ４，６２８，２４９ 先行技術において一般的に周知のとおり、ＥＣＬマクロ
セル機能は典型的にはマルチレベルトランジスタ構造と
出力エミッタフォロワとから形成され、このフォロワは
特定の論理機能を達成しかつ認知された回路原則に基づ
くものである。たとえば、図１（Ａ）には、ＯＲ／ＡＮ
Ｄ論理演算を行なう従来技術の２−レベルＥＣＬマクロ
セル機能が示される。図１（Ａ）のＯＲ／ＡＮＤ論理演
算をより象徴的に表わしたものが図１（Ｂ）である。図
から分かるとおり、第１のレベルは１対の入力トランジ
スタＱａおよびＱｂならびに第１の基準トランジスタＱ
ｒａを含む。入力信号ＡはトランジスタＱａのベースに
与えられ、入力信号ＢはトランジスタＱｂのベースに与
えられ、かつ第１の基準電圧ＶＡはトランジスタＱｒａ
のベースに与えられる。
【０００５】第２のレベルは、１対の入力トランジスタ
ＱｃおよびＱｄならびに第２の基準トランジスタＱｒｂ
を含む。入力信号ＣはトランジスタＱｃのベースに接続
され、入力信号ＤはトランジスタＱｄのベースに接続さ
れ、かつ第２の基準電圧ＶＢはトランジスタＱｒｂのベ
ースに接続される。典型的には０Ｖにある第１の電源Ｇ
ＮＤは入力トランジスタＱａおよびＱｂのコレクタに接
続される。スイッチ電流ＩｓはトランジスタＱｃ、Ｑｄ
およびＱｒｂと、典型的には−５．０Ｖにある第２の電
源ＶＥＥとの間に結合される。
【０００６】さらに、そのエミッタが第１の出力Ｘを与
える出力エミッタフォロワトランジスタＱｏが設けられ
る。ダイオードが、第１の出力Ｘと第２の出力Ｙとの間
に接続される。エミッタフォロワ基準電流源Ｉｅｆが第
２の出力Ｙと別個のエミッタフォロワ電源ＶＥＦとの間
に接続される。出力エミッタフォロワトランジスタＱｏ
を介して引込まれるエミッタフォロワ基準電流Ｉｅｆの
量は典型的にはスイッチ電流Ｉｓの値の２倍または３倍
に等しい。したがって、図１（Ａ）に類似するＥＣＬマ
クロセル機能のアレイによる電力消費量はエミッタフォ
ロワ電源ＶＥＦの電圧を減少させることにより多大に低
減され得る。
【０００７】先行技術においては図２（Ａ）、（Ｂ）お
よび（Ｃ）に示すようなエミッタフォロワ電源ＶＥＦの
電圧をさげるためにさまざまな試みがなされてきたが、
これについては「好ましい実施例の詳細な説明」のセク
ションにおいてより詳細に記載することにする。しかし
ながら、図２（Ａ）−（Ｃ）の回路構成はそれぞれある
種の欠点を有しており、かつしたがってそれぞれの性能
も十分なものではなかった。
【０００８】
【発明の要約】したがって、本件発明の一般的な目的
は、製造および組立てが比較的簡単で経済的でありなが
ら、しかも先行技術の終端回路の欠点を克服する改善さ
れた低電圧カレントミラー終端回路を提供することであ
る。
【０００９】本件発明のある目的は、動作速度を損なう
ことなく電力消費を低減するように、出力エミッタフォ
ロワを有するＥＣＬゲートアレイのための低電圧カレン
トミラー終端回路を提供することである。
【００１０】本件発明のもう１つの目的は、その電流レ
ベルがそれに接続されているエミッタフォロワ電源の電
圧における変化に実質的に影響を受けない定電流特性を
有する低電圧カレントミラー終端回路を提供することで
ある。
【００１１】本件発明のさらにもう１つの目的は、半導
体チップ上の長い距離にわたって、整合された電流源の
分布を可能にし、しかも使用するコンポーネント部品の
数は最小でかつ付帯するベース−エミッタデバイアシン
グ（debiasing ）の問題が避けられる、回路構成を提供
することである。
【００１２】これらの狙いおよび目的に従い、本件発明
の一好ましい実施例においては、別個のエミッタフォロ
ワ電源における電圧変化から独立した定出力エミッタフ
ォロワ基準電流を与えるためのＥＣＬゲートアレイとと
もに使用する低電圧カレントミラー終端回路が設けられ
る。この終端回路は、横方向ＰＮＰトランジスタと、Ｎ
ＰＮミラートランジスタと、少なくとも１つのプル・ダ
ウン（pull-down ）トランジスタと、少なくとも１つの
ＮＰＮ出力エミッタフォロワトランジスタとを含む。横
方向トランジスタはそのエミッタが第１の電源に接続さ
れておりかつそのベースがベースバイアス電圧を受ける
べく結合されており、かつそのコレクタがミラーバイア
ス線に接続されている。ミラートランジスタはそのベー
スとコレクタとがミラーバイアス線に接続され、かつそ
のエミッタが別個の電源に接続されている。プル・ダウ
ントランジスタはそのベースがミラーバイアス線に接続
され、そのコレクタが出力端子に接続され、かつそのエ
ミッタが別個の電源に接続されている。出力エミッタフ
ォロワトランジスタはそのベースがＥＣＬ出力論理信号
を受けるべく結合され、そのコレクタが第１の電源に接
続され、かつそのエミッタがプル・ダウントランジスタ
のコレクタに接続される。プル・ダウントランジスタの
コレクタを通る電流がミラー電流を規定する横方向トラ
ンジスタのコレクタを通る電流に対して比例する定出力
エミッタフォロワ基準電流を規定する。
【００１３】本件発明のこれらのおよび他の目的ならび
に利点は添付の図面とともに読むときに、以下の詳細な
説明からより明らかになるであろう、図において同じ参
照番号は明細書中を通して対応する部分を示す。
【００１４】
【好ましい実施例の説明】ここで図２（Ａ）を参照し
て、そのエミッタ（出力Ｘ）がエミッタ抵抗器Ｒを介し
てエミッタフォロワ電源ＶＥＦの低電圧に接続される出
力エミッタフォロワトランジスタＱｏを含む抵抗終端と
呼ぶ先行技術のエミッタフォロワ終端回路２を示す。電
源ＶＥＦは、論理スイング（swing ）ＶL （論理「１」
を意味するレベルと論理「０を」を示すレベルとの間の
電圧変化）が許容する程度の小さいものに設定されてよ
く、抵抗器Ｒの値は適切な立下り時間を与えるように選
択される。出力Ｘでのこの電圧スイングは抵抗器ＲＬを
横切る電圧の変化によりもたらされる。基準電流Ｉｅｆ
はエミッタ抵抗器Ｒを流れる。エミッタフォロワ電源Ｖ
ＥＦの電圧がより小さく設定されているので、抵抗器Ｒ
および電源ＶＥＦの公差が基準電流Ｉｅｆにおける変化
を引起こすことになり、したがって立下り時間も変わっ
てしまう。多数のＥＣＬゲートがある場合には、エミッ
タフォロワ電源ＶＥＦは大変雑音の多いものになるよう
である。
【００１５】図２（Ｂ）は電流源終端と呼ばれる第２の
先行技術のエミッタフォロワ終端回路４を示し、これは
そのエミッタ（出力Ｘ）が電流源トランジスタＱｆおよ
びエミッタ抵抗器Ｒを介してエミッタフォロワ電源ＶＥ
Ｆの低電圧に接続される出力エミッタフォロワトランジ
スタＱｏを含む。トランジスタＱｆのベースは電源基準
電圧ＶＳによりバイアスされる。基準電流Ｉｅｆはその
後エミッタ抵抗器Ｒを流れる。基準電圧ＶＳのための実
際の低インピーダンス分布ネットワークには２Ｖbeの電
圧降下（トランジスタＱｏのＶbeとトランジスタＱｆの
Ｖbe）にプラスして第１またはトップレイル（rail）電
源ＧＮＤに対するＩＲ降下が必要である。さらに、基準
電圧ＶＳ自体がボトムレイルに対して調整されなければ
ならない。ボトムレイルが第２の電源ＶＥＥである場
合、その場合には基準電圧ＶＳは可能な数の論理レベル
により制限される。しかしながら、ボトムレイルが別個
のエミッタフォロワ電源ＶＥＦであった場合には、ＥＣ
Ｌゲートに電力を与える基準電圧ＶＳを本質的に二重に
したものである分布ネットワークが必要となる。結果と
して、大規模なＥＣＬゲートアレイで使用された場合に
は、かなりの電力消費から見た欠点がもたらされる。こ
の制限により、エミッタフォロワ電源の最小電圧の実際
の値は約−３．３Ｖ（３Ｖbe＋Ｉ×ＲＬ＋ＶＥＦ公差）
となる。
【００１６】図２（Ｃ）において、カレントミラー終端
と呼ばれる第３の先行技術のエミッタフォロワ終端回路
６が示され、この回路は電流源トランジスタＱｎ、エミ
ッタ抵抗器Ｒ、およびトランジスタＱｘおよびＱｆから
なるカレントミラーを含む。トランジスタＱｎのベース
は調整されたバイアス電圧ＶＸに接続される。トランジ
スタＱｎのエミッタはエミッタ抵抗器Ｒを経由してミラ
ーバイアス線Ｍに接続される。エミッタフォロワトラン
ジスタＱｏのエミッタ（出力Ｘ）はミラートランジスタ
Ｑｆを介して電源ＶＥＦの低電圧に接続される。ミラー
トランジスタＱｆを流れる基準電流Ｉｅｆはトランジス
タＱｆおよびＱｘのエミッタの面積比；バイアス電圧Ｖ
Ｘ；および抵抗器Ｒの値により決定される。ここで再
び、調整されたバイアス電圧ＶＸの実際の分配によりエ
ミッタフォロワ電源ＶＥＦの最小電圧がおよそ−３．０
Ｖに制限される。さらに、カレントミラー終端が第２の
電源ＶＥＥを基準にしていないので、二重の分配ネット
ワークも必要となる。ミラーバイアス線Ｍはトランジス
タＱｆおよびＱｘのベース−エミッタドロップのデバイ
アシングにより、局部的分布に限られる。
【００１７】図４には、図２（Ｂ）および（Ｃ）のそれ
ぞれの回路に必要な基準電圧ＶＳとバイアス電圧ＶＸと
を発生するために使用され得る典型的な基準電圧バッフ
ァ８の模式図がある。基準電圧バッファ８はトランジス
タＱ１−Ｑ５、抵抗器ＲｒおよびＲｅ、および電流源Ｉ
１−Ｉ３からなる。トランジスタＱ１のベースは調整さ
れた基準電圧ＶＺを受け、これはバンドギャップ（band
gap ）基準発生器（図示せず）からのものである。基準
電圧ＶＳはＶｂｅに電源ＶＥＦに対するＩＲドロップを
プラスしたものであり、かつバイアス電圧ＶＸは２Ｖｂ
ｅに電源ＶＥＦに対するＩＲドロップをプラスしたもの
である。第１の電源ＧＮＤに対する電源ＶＥＦの変化は
トランジスタＱ２のコレクタ−エミッタドロップにより
収容される。したがって、電源ＶＥＦの最小電圧は３Ｖ
ｂｅ＋Ｉｒ×Ｒｒ＋Ｉｓ×Ｒｅ３．５Ｖである。
【００１８】出力エミッタフォロワトランジスタによる
電力消費は、大型ＥＣＬゲートアレイ（すなわち２０，
０００ゲート以上）に関して２ないし３Ｗになり得る。
アレイゲート当りの平均電力消費が１または２ｍＷのオ
ーダーであると考えれば、エミッタフォロワ電源基準Ｖ
ＥＦを１Ｖだけ下げることにより節約され得る電力は１
Ｗである。これは、もう１０００アレイゲートを動作す
るのに十分な電力である。したがって、別個のエミッタ
フォロワ電源ＶＥＦにより消費される電力を低減するよ
うに、本件発明の低電圧カレントミラー終端回路１０
（図３）を、出力エミッタフォロワを有するＥＣＬゲー
トアレイに設けることが望ましいと考えられる。また、
本件の低電圧カレントミラー終端回路を、電圧ＶＳおよ
びＶＸを供給するために図４の典型的基準電圧バッファ
とともに使用するように適応可能であり、かつＥＣＬゲ
ートアレイのユーザーがそれぞれのニーズを満たすよう
にエミッタフォロワ電源ＶＥＦの電圧を変化させた場合
でも、速度面での損失を被らない点は有利であると考え
られる。
【００１９】したがって、図３に、本件発明の低電圧カ
レントミラー終端回路１０の模式回路図が示される。終
端回路１０はその電流レベルが終端回路に接続されたエ
ミッタフォロワ電源ＶＥＦの電圧における変化に実質的
に影響されない定電流特性を有するエミッタフォロワ基
準電流を提供する。終端回路は横方向ＰＮＰミラートラ
ンジスタＱｐと、トランジスタＱｘおよびＱｆからなる
カレントミラーを含む。トランジスタＱｐのベースはベ
ースバイアス電圧ＶＥＰに接続されている。ミラートラ
ンジスタＱｐはそのエミッタが第１の電源ＧＮＤに接続
され、かつそのコレクタが直接ミラーバイアス線Ｍに接
続されている。ＮＰＮカレントミラートランジスタＱｘ
はダイオード態様に接続され、そのベースおよびコレク
タがミラー線Ｍに接続され、かつそのエミッタがエミッ
タフォロワ電源ＶＥＦの低電圧に接続されている。ＮＰ
Ｎプル・ダウントランジスタＱｆはＮＰＮトランジスタ
ＱｘよりＡ倍広いエミッタ面積を有する。プル・ダウン
トランジスタＱｆはそのベースがミラー線Ｍに接続さ
れ、そのコレクタが出力エミッタフォロワトランジスタ
Ｑｏのエミッタ（出力Ｘ）に接続され、かつそのエミッ
タが電源ＶＥＦに接続される。トランジスタＱｆを流れ
るエミッタフォロワ基準電流ＩｅｆはトランジスタＱｆ
およびＱｘの相対エミッタ面積と、横方向ＰＮＰトラン
ジスタＱｐのコレクタを流れるミラー電流Ｉｐとにより
決定される。
【００２０】ベースバイアス電圧ＶＥＰが第１の電源Ｇ
ＮＤまたはトップレイルをＶｂｅドロップ下回るもので
あり、かつミラーバイアス線Ｍが別個のエミッタフォロ
ワ電源ＶＥＦをＶｂｅ上回るものである点に留意された
い。電源ＶＥＦの最小電圧はこうしてもはやバイアス電
圧ＶＸもしくは基準電圧ＶＳのための分配ネットワーク
や、またはトランジスタＱｘのベース対エミッタ電圧お
よびトランジスタＱｐの飽和電圧Ｖｃｅ（ｓａｔ）等の
局部コンポーネントバイアスにより制限されず、出力Ｘ
での電圧スイングＶL にトランジスタＱｆの飽和電圧を
プラスしたものにより決定される。したがって、電源Ｖ
ＥＦのための最小電圧はトップレイルに対して−２Ｖま
での低さになり得る。結果として、出力エミッタフォロ
ワトランジスタＱｏにより必要とされる電力消費は、電
源ＶＥＦに関しかつ同じ速度で動作して−５．０Ｖより
も約６％低くなると考えられる。
【００２１】図５において、本件発明の図３の終端回路
１０が利用され得る態様を示す大型ゲートアレイにおけ
るマクロセルの行を示す簡略化された回路が示される。
一般的に知られるとおり、典型的な大型ＥＣＬゲートア
レイは各々が複数のマクロセルの行を含む複数のマトリ
ックスブロック（すなわち４、６またはそれ以上）から
構成される。典型的には、マクロセルの行の各々が複数
のマクロセル機能を有すると考えられる。マクロセル機
能の各々は図１のものに類似する構成でよい。たとえ
ば、アレイにおける各マトリックスブロックは１６のマ
クロセルの行から構成されることが可能で、各々のマク
ロセル行が合計で２５６のマクロセル機能を提供するよ
うに１６のマクロセル機能を有する。たとえば、アレイ
が４個のマトリックスブロックで形成されている場合に
は、１，０２４（１Ｋ）のマクロセル機能が提供される
と考えられる。したがって、図５では、本件発明に向け
られる複数のマトリックスブロックの１つにおける単一
のマクロセル行のみとそれに接続される関連するコンポ
ーネントを示す。
【００２２】図５から分かるとおり、１６のマクロセル
機能Ｍ１ないしＭ１６が設けられる。マクロセル機能の
各々が横方向ＰＮＰトランジスタＱｐ、ＮＰＮミラート
ランジスタＱｘ、および金属プログラミング（すなわち
所望の速度／出力レベル）を可能にするように１つまた
は２つ以上のエミッタを有する少なくとも１つのプル・
ダウントランジスタからなる、図３に類似する低電圧カ
レントミラー終端回路１０を含む。マクロセル機能Ｍ１
のトランジスタＱｘおよびＱｆのみが図示されている点
に留意されたい。横方向トランジスタＱｐおよび出力エ
ミッタフォロワトランジスタＱｏ（図３）が実際には本
件の終端回路１０の一部であり、かつマクロセル機能Ｍ
１−Ｍ１６の各々における横方向トランジスタＱｐがそ
れから分離されて単一のマクロセル行１４を規定する。
さらに、対応する機能Ｍ１−Ｍ１６のそれぞれの出力Ｘ
１−Ｘ１６がその対応する出力エミッタフォロワトラン
ジスタＱｏに接続されることになる点が明らかになるは
ずである。マクロセル機能の各々におけるこれらエミッ
タフォロワトランジスタおよび残りのコンポーネントは
分かりやすくするために意図的に省略されている。
【００２３】行バイアス発生器１６はベースバイアス電
圧ＶＥＰを横方向トランジスタＱｐ１−Ｑｐ１６のベー
スに与えるために使用され、かつ電流源トランジスタＱ
Ｎ、横方向ＰＮＰトランジスタＱＰＬおよび垂直ＰＮＰ
トランジスタＱＰＶからなる。トランジスタＱＮのベー
スは図４のバッファから得られる基準電圧ＶＳに接続さ
れる。ノード１８でのベースバイアス電圧ＶＥＰは抵抗
Ｒｂにより表わされる線２６上のベースレイルの金属ト
レースを介して終端回路１０の横方向トランジスタＱｐ
１−Ｑｐ１６のベースに接続される。行バイアス発生器
１６の横方向トランジスタＱＰＬのエミッタはノード２
０で抵抗Ｒｔにより表わされるトップレイル２４の金属
トレースを経由してノード２２の第１の電源ＧＮＤに接
続される。金属トレースの各々は各マクロセル機能にお
いて均一の長さＬである。
【００２４】ＢL が横方向ＰＮＰトランジスタＱＰＬの
ベータであれば、そこで、垂直ＰＮＰトランジスタＱＰ
Ｖのエミッタへの電流ＩE は以下の式により求められ
る、すなわち、 ＩE ＝ＩP （ｎ＋１）／ＢL …（１） ただし、ＩP はトランジスタＱｘにおける所望のミラー
電流であり、ｎはプログラムされたマクロセル機能の数
である。
【００２５】さらに、電流源トランジスタＱＮのコレク
タ電流Ｉｃは、横方向トランジスタＱＰＬのコレクタ電
流と垂直トランジスタＱＰＶのベース電流の和であり、
以下の式により求められる。
【００２６】 ＩC ＝ＩP ＋ＩP （ｎ＋１）／ＢL ＢV …（２） ただし、ＢV はトランジスタＱＰＶのベータである。
【００２７】したがって、電流源トランジスタＱＮの、
抵抗器Ｒにより設定されるエミッタ電流Ｉｒは以下のよ
うになる。
【００２８】 ＩR ＝［Ｉp ＋ＩP （ｎ＋１）／ＢL ＢV ］／αn …（３） ただし、αn はトランジスタＱＮのアルファである。
【００２９】典型的なプロセスとしては、αｎ≒０．９
８、ＢL ≒１５、およびＢV ≧５０である。ＢL ＢV が
＞＞（ｎ＋１）であると仮定すれば、式（３）における
ミラー電流Ｉｐは約αn Ｉr となる。結果として、ミラ
ー電流Ｉｐおよびしたがってエミッタフォロワ基準電流
ＩｅｆはＰＮＰトランジスタＱｐのプロセスパラメータ
からはほとんど独立していることが示されており、かつ
基準電圧ＶＳを設定することにより決定される。したが
って、出力エミッタフォロワ基準電流Ｉｅｆはマクロセ
ル機能における電流源ＩｓおよびＮＰＮトランジスタの
アルファを追跡する。そのうえ、電流Ｉｒおよびしたが
って電流Ｉｅｆを設定するために、マクロセル機能Ｍ１
−Ｍ１６ではなく行バイアス発生器１６における単一の
エミッタ抵抗器Ｒが使用されるので、単一の抵抗器Ｒは
最小限の面積のペナルティ、および電力節約を伴ってよ
り高い公差のものに製作され得る。
【００３０】単一行バイアス発生器１６によりサービス
を受けるマクロセル行１４は半導体チップ上の長い距離
にわたって延在することが可能なので、ミラー電流Ｉｐ
を発生する横方向ＰＮＰトランジスタ（すなわちＱｐ１
−Ｑｐ１６）はそれぞれの抵抗ＲｔおよびＲｂに流れる
（図５に示す）電流ＩｅおよびＩｂによるベース−エミ
ッタデバイアシングを受ける。専用抵抗器を各ＰＮＰト
ランジスタのエミッタと直列に挿入することにより、よ
りよい整合を達成することが可能ではあるが、この方法
はマクロセル機能当りの合計コンポーネントカウントが
増大するので不利である。以下に記載する技術を利用し
て、多くのＥＣＬゲートアレイに関して商業的に入手可
能である２つの金属層の選択的使用により、余分な抵抗
コンポーネントの使用が避けられ得る。
【００３１】図５を再び参照して、バイアス発生器から
トランジスタＱＰＶのエミッタ（ノード１８）までの最
も遠いマクロセル機能（Ｍ１）の局部接地線２４に沿っ
ての合計電圧降下を以下のように表わすことができる。
【００３２】
【数１】 ただしＩc ＝ＩP ／αP およびＲt ＝Ｐt Ｌ／Ｗt であ
る。
【００３３】ｐt はトップレイルのシート抵抗率であ
り、Ｗt はトップレイルの幅であり、Ｌは行に沿うマク
ロセルの長さであり、ｎはプログラムされたマクロセル
機能の数である。
【００３４】同様に、最もとおいマクロセル機能（Ｍ
１）からノード１８へのベースレイル線２６に沿った合
計の電圧降下は以下のように表現され得る。
【００３５】
【数２】 ここで、Ｉb ＝Ｉb ／ＢL であり、Ｒb ＝Ｐb Ｌ／Ｗb
であり、Ｐb はベースレイルのシート抵抗率であり、Ｗ
b はベースレイルの幅であり、Ｌは行に沿ったマクロセ
ルの長さであり、ｎはプログラムされたマクロセル機能
の数である。
【００３６】したがって、局部接地線２４に沿った合計
の電圧降下のベースレイル線２６に沿った合計電圧降下
に対する比は式（４）を式（５）で除算することにより
得られ、または以下の通りである。
【００３７】
【数３】 典型的なプロセスでは、ＢL ≒２０、Ｗb ＝２ｕ、Ｗt
＝１０ｕ、Ｐt ＝１８ｍΩ／ｓｑ、およびＰb ＝７２ｍ
Ω／ｓｑである。これらの値を式（６）に代入すること
により、比ＶGND ／ＶBEP は完全にプログラムされた行
に対して約１となる。式（６）から、トップメタルトレ
ースの幅Ｗt はいずれの端部でもトランジスタがほとん
ど同じＶbeおよびひいては同じミラー電流Ｉｐを持つこ
とになるように、（ＢL ＋１）ｐt Ｗb ／Ｐb に等しく
なるよう選択される必要がある。
【００３８】図５から、局部接地線２４に沿ったｎ番目
のマクロセル機能の関数としてのトランジスタＱＰＬの
ベースからの電圧上昇を示す式が導き出され得る、すな
わち以下の式である。
【００３９】
【数４】 ただし、Φpo＝トランジスタＱＰＬのＶbeであり、かつ
Ｖt ＝Ｉe ｐt Ｌ／Ｗt ≒．１１５ｍＶ（最悪の場合）
である。
【００４０】同様に、トランジスタＱＰＬのベースから
の電圧上昇をベースレイル線２６に沿ったｎ番目のマク
ロセル機能の関数として示す対応の式が導き出され得
る、すなわち以下の式である。
【００４１】
【数５】 ただし、Ｎ＝マクロセル機能の合計数、ｎ＝特定のマク
ロセル機能の数、Ｖb ＝Ｉb ｐb Ｌ／Ｗb である。
【００４２】したがって、Ｖt ＝Ｖb なので、Ｖbeミス
マッチΔφpnは以下のように表わされる。
【００４３】
【数６】 ｎ＝０またはＮなので、ΔΦpnは予想通り０である。式
（９）をｎに対して微分しかつその結果を０に設定する
ことにより、最小のミスマッチがｎ＝Ｎ／２で発生する
ことが分かる。図５のマクロセル行１４が各端部に２つ
の等しい「ホッグ」（hog ）トランジスタとその間に
「スターブド」（starved ）トランジスタを有すること
は当業者にとり明らかなはずである。ｎ＝Ｎ／２を式
（９）に代入することにより、これが−Ｖt Ｎ2 ／４の
最悪のミスマッチを生じさせることが分かる。結果的
に、ミラー電流ＩｐのミスマッチはＮマクロセル機能の
真中に行バイアス発生器１６を置くことにより４のファ
クタ分低減され得る、というのもミスマッチが直接的に
Ｎ2 に比例しているからである。たとえば、Ｉｐ＝２０
０ｕＡ、Ｌ＝２００ｕ、およびＮ＝８（最小ミスマッチ
はしたがってｎ＝４である）であると仮定すると、式
（９）から以下の式が導かれる。
【００４４】 ΦP4＝Ｖt ｎ（ｎ−Ｎ）＝Ｖt ４（４−８）＝−１６Ｖt …（１０） Ｖt ＝（．１１５ｍＶ）であるので、したがってΦp4＝
−１６（．１１５ｍＶ）＝−１．８４ｍＶでありかつし
たがってΔＩp4≒−７％である。
【００４５】ＥＣＬゲートアレイの製作に当って、プロ
セスパラメータは高周波数ＮＰＮトランジスタを提供す
るように最適化されかつ横方向ＰＮＰトランジスタＱｐ
に関して不幸にも近寄った公差というものを与えない。
したがって、エミッタフォロワ基準電流Ｉｅｆの一定性
は、トランジスタの特性曲線の群の活性部分における、
その中にあるいわゆるアーリーエフェクト（Early effe
ct）により悪影響を受けることになり、コレクタ電流は
コレクタ−エミッタ電圧から独立せずかつコレクタ−エ
ミッタ電圧の増大とともに上昇することになる。結果と
して、終端回路１０をエミッタフォロワ電源ＶＥＦにお
ける電圧変化から真に独立させるためには、横方向ＰＮ
Ｐトランジスタのアーリーエフェクトにより導入された
公差について考慮しなければならない。たとえば、アー
リーエフェクトは率にして１０ｕＡ／Ｖでコレクタ電流
を変調し、かつ電源ＶＥＦが３．５Ｖ±１．５Ｖで特定
されれば、電流源の変化にして±１５ｕＡが存在すると
考えられる。公称ミラー電流Ｉｐ＝２００ｕＡに関して
は、これにより生じる変化は±７．５％である。
【００４６】アーリーエフェクトを補償するために、図
５の行バイアス発生器は図６に示されるものに修正され
得る。図６の行バイアス発生器１６ａは横方向ＰＮＰト
ランジスタＱＰＬ、垂直ＰＮＰトランジスタＱＰＶ、お
よび図５の回路構成と全体的に適合する電流源トランジ
スタＱＮを含む。行バイアス発生器１６ａは１対のＮＰ
ＮトランジスタＱｓおよびＱｍならびに抵抗器Ｒｕ、Ｒ
ｆ、およびＲｌからなる３−抵抗器ネットワーク２８を
さらに含む。トランジスタＱｓはそのベースが図４のバ
ッファからのバイアス電圧ＶＸを受けるために接続さ
れ、そのコレクタが第１の電源ＧＮＤに接続され、かつ
そのエミッタが抵抗器Ｒｕの一端に接続される。トラン
ジスタＱｍはダイオード態様に接続され、そのベースお
よびコレクタが抵抗器Ｒ１の１つに接続され、かつその
エミッタが第２の電源ＶＥＥに接続される。抵抗器Ｒｕ
の他方端部は抵抗器Ｒ１の他方端部に固定されかつ抵抗
器Ｒｆの一方端部に固定される。抵抗器Ｒｆの他方端部
は別個のエミッタフォロワ電源ＶＥＦに接続される。キ
ルヒホッフ（Kirchoff）の電流の法則により、ノード３
２での電流は以下のように表わされる。
【００４７】 （Ｖs −Ｖn ）／Ｒu ＝（Ｖn −ＶＥＦ）／Ｒf ＋（Ｖn −Ｖm ）／Ｒ1 …（１１） ａ＝Ｒ1 ／Ｒu およびｂ＝Ｒ1 ／Ｒf とすることによ
り、以下の式が得られる。
【００４８】 Ｖn ＝（ｂＶＥＦ＋ａＶs ＋Ｖm ）／（１＋ａ＋ｂ） …（１２） ＶＥＦに対して式（１２）を微分することにより、以下
の式が得られる。
【００４９】
【数７】 ただしσf ＝１／Ｒf ，σu ＝１／Ｒu ，σl ＝１／Ｒ
l である。
【００５０】Ｒｕ＝８００Ω、Ｒ１＝１．２ＫΩ、およ
びＲｆ＝１３ＫΩでありかつエミッタフォロワ電源ＶＥ
Ｆが−２．０Ｖから−６．０Ｖまで変化するとすれば、
ｄＶ n ／ｄＶＥＦが定数であるので、式（１３）から以
下の式が得られる。
【００５１】
【数８】 動作において、電源ＶＥＦが−２．０Ｖから−６．０Ｖ
まで減少し、横方向ＰＮＰトランジスタＱｐのコレクタ
電圧が増大しそれらのベース電流を変調しそれにより、
対応するミラー電流Ｉｐを増大させる。しかしながら、
電源ＶＥＦのより低い電圧がネットワーク２８の抵抗器
Ｒｆを介する電流の増加を引起こすので、ダイオード接
続されたトランジスタＱｍのベースに与えられるノード
３２での電圧Ｖｎはより低くなる。結果として、電流源
トランジスタ（ＱＮ）を介するプログラムされた電流Ｉ
ｐｏは減少することになり、これによりアーリー電圧変
化を効果的に補償する。
【００５２】以上の詳細な説明から、本件発明が、別個
のエミッタフォロワ電源からの比較的広範囲な電圧がＥ
ＣＬゲートアレイの出力エミッタフォロワトランジスタ
に与えられることを可能にする低電圧カレントミラー終
端回路を提供することが分かる。本件発明の終端回路は
別個のエミッタフォロワ電源を使用し、この電源はＶＥ
Ｅよりも低く、それにより多大に電力消費を低減するも
のである。終端回路はさらにその電流レベルが別個のエ
ミッタフォロワ電源の電圧変化により実質的に影響を受
けない定電流特性を有するエミッタフォロワ基準電流Ｉ
ｅｆを提供する。この回路構成により半導体チップ上の
長い距離にわたって整合された電流源の分配が可能にな
るが、使用されるコンポーネント部品の数は最小であり
かつ付帯するベース−エミッタデバイアシングの問題も
避けられる。
【００５３】現在のところ本件発明の好ましい実施例で
あると考えれるものについて図示しかつ記載してきた
が、本件発明の真の範囲から逸脱することなくさまざま
な変更および修正が可能で、かつ均等物でこれらの構成
要件を代用することも可能である点が当業者に理解され
るであろう。加えて、本件発明の中心的範囲から逸脱す
ることなく、本件の教示に対して特定的な状況または物
質を適応させるために多くの修正がなされ得る。したが
って、本件発明は本件を実施するために考えられる最高
のモード（ベストモード）として開示された特定的な実
施例に限定されることなく、先行の特許請求の範囲にあ
るすべての実施例を包含するものであることを意図され
る。
【図面の簡単な説明】
【図１】（Ａ）は出力エミッタフォロワを有する従来の
技術の２−レベルＥＣＬマクロセル機能の模式的回路図
であり、（Ｂ）は（Ａ）の回路により達成される論理演
算を象徴的に表わす図である。
【図２】（Ａ）は先行技術のエミッタフォロワ終端構成
であり、（Ｂ）は第２の先行技術のエミッタフォロワ終
端構成であり、かつ（Ｃ）は第３の先行技術のエミッタ
フォロワ終端構成である。
【図３】本件発明の低電圧カレントミラー終端回路であ
る。
【図４】基準電圧バッファの模式回路図である。
【図５】本件発明の図３における終端回路が使用され得
る状況を示す、大型ＥＣＬゲートアレイにおけるマクロ
セル行の単純化された回路図である。
【図６】アーリーエフェクトを補償するような図５の行
バイアス発生器の代替実施例の模式回路図である。
【符号の説明】
４…エミッタフォロワ終端回路 ６…先行技術のエミッタフォロワ終端回路 １０…低電圧カレントミラー終端回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 各々が予め定められた数の複数のマクロ
    セル機能を有する複数の行に配列された複数のマクロセ
    ル機能を有するＥＣＬゲートアレイにおいて、前記複数
    のマクロセル機能の各々が別個の出力エミッタフォロワ
    電源における電圧変化から独立した定エミッタフォロワ
    基準電流を発生するための低電圧カレントミラー終端回
    路を有し、前記終端回路が、 そのエミッタが第１の電源（ＧＮＤ）に接続され、その
    ベースがベースバイアス電圧（ＶＥＰ）を受けるべく結
    合され、かつそのコレクタがミラーバイアス線（Ｍ）に
    接続される、横方向ＰＮＰトランジスタ（Ｑｐ）と、 そのベースおよびコレクタが前記バイアス線（Ｍ）に接
    続され、かつそのエミッタが別個の電源（ＶＥＦ）に接
    続される、ＮＰＮミラートランジスタ（Ｑｘ）と、 そのベースが前記ミラー線（Ｍ）に接続され、そのコレ
    クタが出力端子（Ｘ）に接続され、かつそのエミッタが
    別個の電源（ＶＥＦ）に接続される、少なくとも１つの
    プル・ダウントランジスタ（Ｑｆ）と、 そのベースがＥＣＬ出力論理信号を受けるべく結合さ
    れ、そのコレクタが前記第１の電源（ＧＮＤ）に接続さ
    れかつそのエミッタが前記プル・ダウントランジスタ
    （Ｑｆ）のコレクタに接続される、少なくとも１つのＮ
    ＰＮ出力エミッタフォロワトランジスタ（Ｑｏ）を含
    み、 前記プル・ダウントランジスタ（Ｑｆ）のコレクタを通
    る電流がミラー電流（Ｉｐ）を規定する前記横方向ＰＮ
    Ｐトランジスタ（Ｑｐ）のコレクタを通る電流に比例す
    る定出力エミッタフォロワ基準電流（Ｉｅｆ）を規定
    し、 前記マクロセル機能における前記終端回路の予め定めら
    れた数の前記横方向ＰＮＰトランジスタ（Ｑｐ）がマク
    ロセルの行を規定するために配列され、かつ前記ベース
    バイアス電圧（ＶＥＰ）を発生するための行バイアス発
    生器手段（１６、１６ａ）とを含む終端回路。
  2. 【請求項２】 前記行バイアス発生器（１６）が横方向
    ＰＮＰトランジスタ（ＱＰＬ）と、垂直ＰＮＰトランジ
    スタ（ＱＰＶ）と、電流源トランジスタ（ＱＮ）とから
    なる、請求項１に記載のＥＣＬゲートアレイにおける終
    端回路。
  3. 【請求項３】 前記横方向トランジスタ（ＱＰＬ）がそ
    のエミッタが前記第１の電源（ＧＮＤ）に接続され、そ
    のベースが前記垂直トランジスタ（ＱＰＶ）のエミッタ
    に接続され、かつそのコレクタが前記垂直トランジスタ
    （ＱＰＶ）のベースおよび前記電流源トランジスタ（Ｑ
    Ｎ）のコレクタに接続され、前記垂直トランジスタ（Ｑ
    ＰＶ）はそのコレクタが第２の電源（ＶＥＥ）に接続さ
    れ、そのベースが基準電圧（ＶＳ）に接続され、かつそ
    のエミッタが抵抗器（Ｒ）を経由して第２の電源（ＶＥ
    Ｅ）に結合され、前記横方向トランジスタ（ＱＰＬ）の
    コレクタを通る前記ミラー電流（ＩＰ）が前記電流源ト
    ランジスタ（ＱＮ）のエミッタを通る電流（Ｉｒ）に対
    し比例する、請求項２に記載のＥＣＬゲートアレイにお
    ける終端回路。
  4. 【請求項４】 前記入力エミッタフォロワ電源（ＶＥ
    Ｆ）が前記第２の電源（ＶＥＥ）より低い電圧を有す
    る、請求項３に記載のＥＣＬゲートアレイにおける終端
    回路。
  5. 【請求項５】 前記出力エミッタフォロワ電源（ＶＥ
    Ｆ）が−２．３Ｖから−５．５Ｖの範囲にあり、かつ前
    記第２の電源（ＶＥＥ）が−４．５Ｖから−５．２Ｖの
    範囲にある、請求項４に記載のＥＣＬゲートアレイにお
    ける回路。
  6. 【請求項６】 前記行バイアス発生器（１６ａ）が横方
    向ＰＮＰトランジスタ（Ｑｐ）のアーリーエフェクトを
    補償するための手段を含む、請求項１に記載のＥＣＬゲ
    ートアレイにおける回路。
  7. 【請求項７】 前記行バイアス発生器（１６ａ）が横方
    向ＰＮＰトランジスタ（ＱＰＬ）と、垂直ＰＮＰトラン
    ジスタ（ＱＰＶ）と、電流源トランジスタ（ＱＮ）と、
    １対の第１および第２のＮＰＮトランジスタ（Ｑｓ、Ｑ
    ｍ）と、抵抗器ネットワーク（２８）とからなる、請求
    項６に記載のＥＣＬゲートアレイにおける終端回路。
  8. 【請求項８】 前記横方向トランジスタ（ＱＰＬ）がそ
    のエミッタが前記第１の電源（ＧＮＤ）に接続され、そ
    のベースが前記垂直トランジスタ（ＱＰＶ）のエミッタ
    に接続され、かつそのコレクタが前記垂直トランジスタ
    （ＱＰＶ）のベースおよび前記電流源トランジスタ（Ｑ
    Ｎ）のコレクタに接続され、前記垂直トランジスタ（Ｑ
    ＰＶ）はそのコレクタが第２の電源（ＶＥＥ）に接続さ
    れ、そのベースが基準電圧（ＶＳ）に接続され、かつそ
    のエミッタが抵抗器（Ｒ）を経由して第２の電源（ＶＥ
    Ｅ）に結合され、前記横方向のトランジスタ（ＱＰＬ）
    のコレクタを通る前記ミラー電流（Ｉｐ）が前記電流源
    トランジスタ（ＱＮ）のエミッタを通る電流（Ｉｒ）に
    比例する、請求項７に記載のＥＣＬゲートアレイにおけ
    る終端回路
  9. 【請求項９】 前記抵抗器ネットワーク（２８）が第
    １、第２、および第３の抵抗器（Ｒｕ、Ｒｆ、Ｒｌ）か
    らなる、請求項８に記載のＥＣＬゲートアレイにおける
    終端回路。
  10. 【請求項１０】 前記行バイアス発生器手段が、前記横
    方向ＰＮＰトランジスタ（Ｑｐ）の前記ベース−エミッ
    タ電圧のデバイアシングを最小限にするように前記マク
    ロセル行の真中に配列される、請求項１に記載のＥＣＬ
    ゲートアレイにおける終端回路。
  11. 【請求項１１】 別個の出力エミッタフォロワ電源にお
    ける電圧変化から独立した定出力エミッタフォロワ基準
    を提供するためのＥＣＬゲートアレイとともに使用され
    る低電圧カレントミラー終端回路であって、前記終端回
    路が、 そのエミッタが第１の電源（ＧＮＤ）に接続され、その
    ベースがベースバイアス電圧（ＶＥＰ）を受けるべく結
    合され、かつそのコレクタがミラーバイアス線（Ｍ）に
    接続される、横方向ＰＮＰトランジスタ（Ｑｐ）と、 そのベースおよびコレクタが前記ミラーバイアス線
    （Ｍ）に接続されかつそのエミッタが別個の電源（ＶＥ
    Ｆ）に接続される、ＮＰＮミラートランジスタ（Ｑｘ）
    と、 そのベースが前記ミラー線（Ｍ）に接続され、そのコレ
    クタが出力端子（Ｘ）に接続され、かつそのエミッタが
    別個の電源（ＶＥＦ）に接続される、少なくとも１つの
    プル・ダウントランジスタ（Ｑｆ）と、 そのベースがＥＣＬ出力論理信号を受けるべく結合さ
    れ、そのコレクタが前記第１の電源（ＧＮＤ）に接続さ
    れかつそのエミッタが前記プル・ダウントランジスタ
    （Ｑｆ）のコレクタに接続される、少なくとも１つのＮ
    ＰＮ出力エミッタフォロワトランジスタ（Ｑｏ）とを含
    み、 前記プル・ダウントランジスタのコレクタを通る電流
    が、ミラー電流（Ｉｐ）を規定する前記横方向ＰＮＰト
    ランジスタ（Ｑｐ）のコレクタを通る電流に比例する定
    出力エミッタフォロワ基準電流（Ｉｅｆ）を規定する、
    回路。
  12. 【請求項１２】 複数の前記出力エミッタフォロワトラ
    ンジスタ（Ｑｏ）と、対応する複数の前記プル・ダウン
    トランジスタ（Ｑｆ）とをさらに含み、前記複数のエミ
    ッタフォロワトランジスタ（Ｑｏ）はそれらのベースが
    対応するＥＣＬ出力論理信号に結合され、前記複数のプ
    ル・ダウントランジスタ（Ｑｆ）はそれらのベースの各
    々が前記ミラーバイアス線（Ｍ）に接続される、請求項
    １１に記載の低電圧カレントミラー終端回路。
  13. 【請求項１３】 前記プル・ダウントランジスタ（Ｑ
    ｆ）が所望の速度／出力レベルを得るために前記ミラー
    電流（Ｉｐ）の倍数になる前記基準電流（Ｉｅｆ）を与
    えるためのメタルプログラミングを可能にする複数のエ
    ミッタを有する、請求項１１に記載の低電圧カレントミ
    ラー終端回路。
  14. 【請求項１４】 前記エミッタフォロワ電源（ＶＥＦ）
    が前記第２の電源（ＶＥＥ）より低い電圧を有する、請
    求項１１に記載のＥＣＬゲートアレイにおける終端回
    路。
  15. 【請求項１５】 前記出力エミッタフォロワ電源（ＶＥ
    Ｆ）が−２．３Ｖから−５．５Ｖまでの範囲にあり、か
    つ前記第２の電源（ＶＥＥ）が−４．５Ｖから−５．２
    Ｖまでの範囲にある、請求項１４に記載のＥＣＬゲート
    アレイにおける回路。
  16. 【請求項１６】 前記ベースバイアス電圧（ＶＥＰ）を
    発生するための基準発生器手段（１６，１６ａ）をさら
    に含む、請求項１１に記載の低電圧カレントミラー終端
    回路。
  17. 【請求項１７】 前記基準発生器（１６）が横方向ＰＮ
    Ｐトランジスタ（ＱＰＬ）と、垂直ＰＮＰトランジスタ
    （ＱＰＶ）と、電流源トランジスタ（ＱＮ）とからな
    る、請求項１６に記載のＥＣＬゲートアレイにおける終
    端回路。
  18. 【請求項１８】 前記横方向トランジスタ（ＱＰＬ）が
    そのエミッタが前記第１の電源（ＧＮＤ）に接続され、
    そのベースが前記垂直トランジスタ（ＱＰＶ）のエミッ
    タに接続され、かつそのコレクタが前記垂直トランジス
    タ（ＱＰＶ）のベースおよび前記電流源トランジスタ
    （ＱＮ）のコレクタに接続され、前記垂直トランジスタ
    （ＱＰＶ）はそのコレクタが第２の電源（ＶＥＥ）に接
    続され、そのベースが基準電圧（ＶＳ）に接続され、か
    つそのエミッタが抵抗器（Ｒ）を経由して第２の電源
    （ＶＥＥ）に結合され、前記横方向トランジスタ（ＱＰ
    Ｌ）のコレクタを通る前記ミラー電流（Ｉｐ）が前記電
    流源トランジスタ（ＱＮ）のエミッタを通る電流（Ｉ
    ｒ）に比例する、請求項１７に記載のＥＣＬゲートアレ
    イにおける終端回路。
  19. 【請求項１９】 前記基準発生器（１６ａ）が横方向Ｐ
    ＮＰトランジスタ（Ｑｐ）のアーリーエフェクトを補償
    するための手段を含む、請求項１１に記載のＥＣＬゲー
    トアレイにおける終端回路。
  20. 【請求項２０】 アーリーエフェクトに関して補償され
    るベースバイアス電圧（ＶＥＰ）を発生するための行バ
    イアス発生器であって、 横方向ＰＮＰトランジスタ（ＱＰＬ）と、 垂直ＰＮＰトランジスタ（ＱＰＶ）と、 前記横方向トランジスタ（ＱＰＬ）は、そのエミッタが
    第１の電源（ＧＮＤ）に接続され、そのベースが前記垂
    直トランジスタ（ＱＰＶ）のエミッタに接続され、その
    コレクタが前記垂直トランジスタ（ＱＰＶ）のベースお
    よび前記電流源トランジスタ（ＱＮ）とに接続され、 電流源トランジスタ（ＱＮ）とを含み、 前記垂直トランジスタ（ＱＰＶ）はそのコレクタが第２
    の電源（ＶＥＥ）に接続され、 前記電流源トランジスタ（ＱＮ）はそのエミッタが前記
    第２の電源（ＶＥＥ）に接続され、 そのコレクタが前記第１の電源（ＧＮＤ）に接続されか
    つそのベースが基準電圧（ＶＸ）に接続される第１のＮ
    ＰＮトランジスタ（Ｑｓ）と、 第１、第２、および第３の抵抗器（Ｒｕ、Ｒｆ、Ｒｌ）
    からなる抵抗ネットワーク（２８）とを含み、前記第１
    の抵抗器（Ｒｕ）はその一端が前記第１のＮＰＮトラン
    ジスタ（Ｑｆ）のエミッタに接続され、かつその他方端
    が前記第２および第３の抵抗器（Ｒｆ、Ｒｌ）の一端に
    ノードで接続され、前記第２の抵抗器（Ｒｆ）の他方端
    が出力エミッタフォロワ電源（ＶＥＦ）に接続され、 そのベースおよびコレクタが前記第３の抵抗器（Ｒｌ）
    の他方端および前記電流源トランジスタ（ＱＮ）のベー
    スに接続され、かつそのエミッタが前記第２の電源（Ｖ
    ＥＥ）に接続される、第２のＮＰＮトランジスタ（Ｑ
    ｎ）とを含み、 前記ノードは、前記横方向トランジスタ（ＱＰＬ）にお
    けるアーリー電圧変化を補償するように前記電流源トラ
    ンジスタ（ＱＮ）のコレクタを通るプログラムされた電
    流（Ｉｐｏ）を制御するための前記エミッタフォロワ電
    源（ＶＥＦ）に応答する電圧を有する、行バイアス発生
    器。
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