JPH05244009A - デルタ・シグマ型ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 デルタ・シグマ型Ｄ／Ａ変換器の再量子化の
際の量子化ノイズを低減し、変換動作を安定化する。 【構成】 量子化回路１１の出力側のデータは、加算回
路１２で入力側のデータから差し引かれ、その差を示す
データがＩＩＲフィルタ１３を通して入力側の加算回路
１４に帰還される。ＩＩＲフィルタ１３では、加算回路
１２の出力信号を受ける加算回路２０からのデータが乗
算回路２１を通して出力側の加算回路２２に入力され、
さらに加算回路２０からのデータは、遅延回路２３に入
力され、この遅延回路２３から乗算回路２４、２５を介
して加算回路２０、２２にそれぞれ入力される。これに
より、入力Ｘに対して出力Ｙが、Ｙ＝Ｘ＋Ｎ・（１−Ｚ
^-1）・（１＋Ｚ^-1／２）^-1となる１次のノイズシェーピ
ング動作を得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーバーサンプリング
により高い変換精度を実現する、オーディオ機器等への
採用に適したデルタ・シグマ型Ｄ／Ａ変換器に関する。

【０００２】

【従来の技術】コンパクトディスクプレーヤ等のデジタ
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種考えられている。

【０００３】図３は、デルタ・シグマ型Ｄ／Ａ変換器の
概略を示すブロック図である。ビット圧縮回路１は、例
えば、１６ビットのデジタルデータＤＧ１を受けて、こ
のデジタルデータＤＧ１を３ビットのデジタルデータＤ
Ｇ２に変換して出力する。このビット圧縮回路１でのデ
ータの変換では、サンプリング周波数ｆ_Sの例えば４８
倍の周波数（４８ｆ_S）でデジタルデータＤＧ１をオー
バーサンプリングし、±３の７段階で再度量子化して３
ビットのデジタルデータＤＧ２を得るように構成され
る。この際、量子化ノイズ、即ち、デジタルデータＤＧ
１に対するデジタルデータＤＧ２の誤差は、各変換ステ
ップで誤差を順次フィードバックして入力側のデジタル
データＤＧ１に加算する、所謂ノイズシェーピングルー
プにより高周波領域側に偏らされている。このため、低
周波領域における量子化ノイズが大幅に低減され、ロー
パスフィルタを通すことにより量子化ノイズは大部分が
除去される。

【０００４】パルス幅変調回路２は、１データ変換期間
に８クロックを設定し、この８クロック期間のうち、デ
ジタルデータＤＧ２に対応するクロック期間に「１」レ
ベルの信号を出力し、残余のクロック期間に「０」レベ
ルの信号を出力するように構成される。これにより、デ
ジタルデータＤＧ２に対応して「１」及び「０」レベル
の信号を繰り返す１ビットのデジタルデータＤＧ３が得
られる。そして、このデジタルデータＤＧ３は、ＲＣ回
路等で構成されるアナログローパスフィルタ３を通すこ
とにより、高周波成分が除去された平滑なアナログ信号
ＡＮとして次段の回路へ出力される。

【０００５】図４は、１次のノイズシェーピングループ
を採用したビット圧縮回路１の構成を示すブロック図で
ある。量子化回路４は、１６ビットのデジタルデータＤ
Ｇ１が示す信号レベルを±３の７段階で評価し、それら
に対応する３ビットのデジタルデータＤＧ２を出力す
る。この量子化回路４の入力側の信号及び出力側の信号
は、それぞれ加算回路５に入力され、量子化回路４より
出力されるデータが量子化回路４より出力されるデータ
から差し引かれて量子化ノイズを表すデータが算出され
る。この量子化ノイズを表すデータは、遅延回路６に供
給されて１サンプリング期間だけ遅延された後、加算回
路７に入力されてデジタルデータＤＧ１に加算される。
そして、加算回路７の出力が量子化回路４への入力デー
タとなる。

【０００６】ここで、デジタルデータＤＧ１、ＤＧ２を
それぞれＸ、Ｙ、加算回路７の出力をＡとし、量子化回
路４での量子化ノイズをＮとすると、 Ｙ＝Ａ＋Ｎ Ｘ−Ｎ・Ｚ^-1＝Ａ の２式が成り立つ。そこで、これらの式よりＡを消去す
れば、入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1） となるため、１次のノイズシェーピング動作が示され
る。

【０００７】また、ビット圧縮回路１が２次のノイズシ
ェーピングループを採用する場合には、図５に示すよう
に、１次のノイズシェーピングループを構成するビット
圧縮回路の入力側に遅延回路８、乗算回路９及び加算回
路１０が追加される。即ち、遅延回路６の出力を遅延回
路８及び乗算回路９に入力し、遅延回路８の出力をデジ
タルデータＤＧ１を受ける加算回路１０に入力してデジ
タルデータＤＧ１から差し引くと共に、乗算回路９の出
力を加算回路７に入力して加算回路１０の出力に加算す
るように構成される。

【０００８】ここで、加算回路１０の出力をＢとし、乗
算回路９の乗数を２に設定すれば、図４と同様にして、 Ｙ＝Ａ＋Ｎ Ｂ−２Ｎ・Ｚ^-1＝Ａ Ｘ＋Ｎ・Ｚ^-1＝Ｂ の３式が成り立ち、これらの式からＡ、Ｂを消去する
と、 Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）² となる。従って、２次のノイズシェーピング動作が示さ
れることになる。

【０００９】

【発明が解決しようとする課題】ところで、Ｙ＝Ｘ＋Ｎ
・（１−Ｚ^-1）ⁿで表されるｎ次のノイズシェーピング
ループの特性は、通常｜Ｚ^-1｜が１より小さいことか
ら、ノイズシェーピングループの次数を高くするほどノ
イズ成分を小さくすることができる。しかしながら、次
数の高いノイズシェーピングループでは、高周波領域へ
のノイズ成分の偏りが増すため、高周波帯域のノイズを
除去するローパスフィルタ３に対して急峻な特性が要求
され、ローパスフィルタ３の特性によっては、十分なノ
イズ除去ができないといった問題が生じる。

【００１０】また、量子化回路４での量子化ステップを
広くし、出力されるデジタルデータＤＧ２のビット数を
多くすれば、量子化回路４での量子化ノイズそのものが
減少され、ノイズシェーピングループの次数を高くする
ことなくノイズの低減が図れる。ところが、量子化回路
４の量子化ステップが広くなると、１サンプリング期間
内に量子化ステップに対応する数のクロック期間が設定
されるパルス幅変調回路２に対して高速化が要求される
ため、回路を構成する素子の動作速度の限界による制限
を受けることになる。

【００１１】そこで本発明は、回路動作の限界による制
限を受けることなく、ノイズシェーピングループの次数
を低く設定した状態で、デルタ・シグマ型Ｄ／Ａ変換器
のノイズを低減することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一定の周期で入力される多数ビットの第１のデジタ
ルデータを第１のデジタルデータの入力周期より短い周
期でサンプリングし、ビット数が削減された第２のデジ
タルデータに変換する量子化回路と、上記サンプリング
周期で遅延された入力信号が入力側にフィードバックさ
れる無限インパルス応答型のデジタルフィルタを介し
て、上記量子化回路の入力データに対する出力データの
差から得られる量子化時の量子化ノイズを示すノイズデ
ータを上記量子化回路の入力側に帰還するノイズシェー
ピングループと、上記量子化回路のサンプリング期間の
うち、上記第２のデジタルデータで指定される期間に
「１」レベルの信号を出力し、残余の期間に「０」レベ
ルの信号を出力するパルス幅変調回路と、を備えたこと
にある。

【００１３】

【作用】本発明によれば、量子化回路での量子化ノイズ
を表すノイズデータを無限インパルス応答型フィルタを
通して量子化回路の入力側に帰還するノイズシェーピン
グループを構成することで、各サンプリング期間でノイ
ズデータが平均化されて無限インパルス応答型フィルタ
でのフィードバックによる分のノイズデータが小さくな
り、ノイズシェーピングループの次数を高くすることな
く低周波帯域から高周波帯域までのノイズが抑圧され
る。

【００１４】

【実施例】図１は、本発明のデルタ・シグマ型Ｄ／Ａ変
換器の要部の回路図で、ノイズシェーピングループが構
成されたビット圧縮回路を示す。量子化回路１１は、図
４と同様に、入力される１６ビットのデジタルデータＤ
Ｇ１を±３の７段階で評価して３ビットのデジタルデー
タＤＧ２に変換して出力する。この出力信号は、入力側
の信号と共に加算回路１２に入力され、量子化回路４の
出力データから入力データが差し引かれて量子化ノイズ
を表すデータが算出される。この量子化ノイズを表すデ
ータは、無限インパルス応答型（ＩＩＲ）フィルタ１３
を介して入力側に帰還され、デジタルデータＤＧ１を受
ける加算回路１４に入力されてデジタルデータＤＧ１に
加算される。そして、デジタルデータＤＧ１にＩＩＲフ
ィルタ１３の出力が加算されたデータが量子化回路１１
への入力となる。

【００１５】ｎ次のノイズシェーピングループの帰還路
を成すＩＩＲフィルタ１３は、ｎ個の遅延回路及び加算
回路により構成され、伝達特性が、 １−（１−Ｚ^-1）ⁿ・Ｈ_(Z) ^-1 ・・・（１） ［但し、Ｈ_(Z)＝１＋Ｃ₁Ｚ^-1＋Ｃ₂Ｚ^-2＋・・・＋Ｃ_nＺ^-n］ となるように設定される。

【００１６】例えば、１次のノイズシェーピングループ
に対応する場合には、図１に示すように、入力されるデ
ータを受ける加算回路２０からのデータが乗算回路２１
を通して出力側の加算回路２２に入力されると共に、加
算回路２０から遅延回路２３に入力され、この遅延回路
２３の出力が乗算回路２４、２５を通してそれぞれ加算
回路２０、２２に入力される。そこで、ＩＩＲフィルタ
１３の入力をＰ、出力をＱとし、加算回路２０の出力を
Ｒとすると、 Ｑ＝ａ₁・Ｒ＋ａ₂・Ｒ・Ｚ^-1 Ｒ＝Ｐ−ｂ₁・Ｒ・Ｚ^-1 の２式が成り立つ。尚、ａ₁、ｂ₁、ａ₂は、それぞれ乗
算回路２１、２４、２５の乗数を示す。これらの式より
Ｒを消去すると、 Ｑ＝Ｐ・（ａ₁＋ａ₂・Ｚ^-1）・（１＋ｂ₁・Ｚ^-1）^-1 が成り立ち、ＩＩＲフィルタ１３の伝達特性は、 （ａ₁＋ａ₂・Ｚ^-1）・（１＋ｂ₁・Ｚ^-1）^-1 ・・・（２） となる。ここで、式（１）に示す伝達特性と式（２）に
示す伝達特性とを対応させて１−ａ₁＝１、ａ₂−ｂ₁＝
１となるように各乗数ａ₁、ｂ₁、ａ₂が選ばれ、伝達特
性が所定の値に設定される。一例として、ａ₁＝０、ｂ₁
＝１／２、ａ₂＝３／２とすれば、伝達特性は、 ３・Ｚ^-1・（２＋Ｚ^-1）^-1 となり、式（１）の伝達特性において、ｎ＝１でＣ₁＝
１／２とした１次のノイズシェーピングループに対応す
る伝達特性が得られる。従って、デジタルデータＤＧ
１、ＤＧ２をＸ、Ｙとし、加算回路１４の出力をＡ、量
子化回路１１での量子化ノイズをＮとすると、 Ａ＋Ｎ＝Ｙ Ｘ−３・Ｎ・Ｚ^-1・（２＋Ｚ^-1）^-1＝Ａ の２式が成り立ち、これらの式よりＡを消去すると、入
力Ｘに対する出力Ｙが、 Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）・（１＋Ｚ^-1／２）^-1 として表される。

【００１７】また、２次のノイズシェーピングループに
対応する場合には、図２に示すように、１次のノイズシ
ェーピングループに対応するＩＩＲフィルタ１３に、さ
らに加算回路２６、２７、遅延回路２８及び乗算回路２
９、３０が追加され、遅延回路２３の出力を受ける遅延
回路２８の出力が、乗算回路２９を通して加算回路２６
に与えられて乗算回路２４の出力に足し合わされると共
に、乗算回路３０を通して加算回路２７に入力されて乗
算回路２５の出力から差し引かれるように構成される。
この場合も、図１のＩＩＲフィルタ１３と同様にして、
加算回路２０への入力をＰ、加算回路２２からの出力を
Ｑとし、加算回路２０の出力をＲとすると、 Ｑ＝ａ₁・Ｒ＋ａ₂・Ｒ・Ｚ^-1−ａ₃・Ｒ・Ｚ^-2 Ｒ＝Ｐ−ｂ₁・Ｒ・Ｚ^-1−ｂ₂・Ｒ・Ｚ^-2 の２式が成り立ち（ｂ₂、ａ₃は、乗算回路２９、３０の
乗数）、Ｒを消去することにより、 Ｑ＝Ｐ・（ａ₁＋ａ₂・Ｚ^-1−ａ₃・Ｚ^-2）・（１＋ｂ₁・Ｚ^-1＋ｂ₂・Ｚ^-2）^-1 となる。従って、伝達特性は、 （ａ₁＋ａ₂・Ｚ^-1−ａ₃・Ｚ^-2）・（１＋ｂ₁・Ｚ^-1＋ｂ₂・Ｚ^-2）^-1 ・・・（３） となり、式（１）に示す伝達特性と式（３）に示す伝達
特性とを対応させ、１−ａ₁＝１、ａ₂−ｂ₁＝２、ａ₃＋
ｂ₂＝１となるように各定数をａ₁＝０、ｂ₁＝１／２、
ａ₂＝５／２、ｂ₂＝１／４、ａ₃＝３／４に設定すれ
ば、 （１０・Ｚ^-1−３・Ｚ^-2）・（４＋２・Ｚ^-1＋Ｚ^-2）^-1 となるため、式（１）の伝達特性においてｎ＝２で、Ｃ
₁＝１／２、Ｃ₂＝１／４とした２次のノイズシェーピン
グループに対応した伝達特性を得られる。そして、１次
のノイズシェーピングループの場合と同様に、デジタル
データＤＧ１、ＤＧ２をＸ、Ｙ、加算回路１４の出力を
Ａ、量子化回路１１での量子化ノイズをＮとすると、 Ａ＋Ｎ＝Ｙ Ｘ＋Ｎ・（１０・Ｚ^-1−３・Ｚ^-2）・（４＋２・Ｚ^-1＋Ｚ^-2）^-1＝Ａ の２式が成り立ち、これらの式よりＡを消去すれば、入
力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）²・（１＋Ｚ^-1／２＋Ｚ^-2／４）^-1 となる。

【００１８】以上の実施例においては、ノイズシェーピ
ングループを１次あるは２次とする場合を例示したが、
ＩＩＲフィルタに加算回路、遅延回路及び乗算回路を順
次追加することにより、３次以上のノイズシェーピング
ループを構成することも可能である。その場合、デジタ
ルデータＤＧ１、ＤＧ２をＸ、Ｙとし、加算回路１４の
出力をＡ、量子化回路１１での量子化ノイズをＮとする
と、ｎ次のノイズシェーピングループでは、 Ａ＋Ｎ＝Ｙ Ｘ＋Ｎ・（１−Ｚ^-1）ⁿ・Ｈ_(Z) ^-1−Ｎ＝Ａ の２式が成り立ち、入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）ⁿ・Ｈ_(Z) ^-1 と表される。

【００１９】

【発明の効果】本発明によれば、ノイズシェーピングル
ープの帰還経路を無限インパルス応答型（ＩＩＲ）フィ
ルタで構成することにより、ノイズシェーピングループ
の次数を高めることなくノイズ成分を低減することがで
きるため、高周波帯域へのノイズ成分の偏りを減少させ
ると同時に量子化ノイズの発生を抑圧できる。従って、
量子化回路での量子化ステップを小さく設定した場合で
も、ノイズシェーピングループを安定に動作させること
ができ、高周波帯域での歪みを抑圧できる。

【図面の簡単な説明】

【図１】本発明のデルタ・シグマ型Ｄ／Ａ変換器のビッ
ト圧縮回路の回路図である。

【図２】２次のノイズシェーピングループに対応するＩ
ＩＲフィルタの回路図である。

【図３】従来のデルタ・シグマ型Ｄ／Ａ変換器の構成を
示すブロック図である。

【図４】１次のノイズシェーピングループを採用したビ
ット圧縮回路の回路図である。

【図５】２次のノイズシェーピングループを採用したビ
ット圧縮回路の回路図である。

【符号の説明】

１ ビット圧縮回路 ２ パルス幅変調回路 ３ ローパスフィルタ ４、１１ 量子化回路 ５、７、１０、１２、１４、２０、２２、２６、２７
加算回路 ６、８、２３、２８ 遅延回路 ９、２１、２４、２５、２９、３０ 乗算回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一定の周期で入力される多数ビットの第
   １のデジタルデータを第１のデジタルデータの入力周期
   より短い周期でサンプリングし、ビット数が削減された
   第２のデジタルデータに変換する量子化回路と、上記サ
   ンプリング周期で遅延された入力信号が入力側にフィー
   ドバックされる無限インパルス応答型フィルタを介し
   て、上記量子化回路の入力データに対する出力データの
   差から得られる量子化時の量子化ノイズを示すノイズデ
   ータを上記量子化回路の入力側に帰還するノイズシェー
   ピングループと、上記量子化回路のサンプリング期間の
   うち、上記第２のデジタルデータで指定される期間に
   「１」レベルの信号を出力し、残余の期間に「０」レベ
   ルの信号を出力するパルス幅変調回路と、を備えたこと
   を特徴とするデルタ・シグマ型Ｄ／Ａ変換器。