JPH05244736A

JPH05244736A - 給電装置

Info

Publication number: JPH05244736A
Application number: JP4301297A
Authority: JP
Inventors: Dieter Schwarzinger; シュバルツィンガーディーター
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1991-11-11
Filing date: 1992-11-11
Publication date: 1993-09-21
Also published as: US5274272A; DE69208211T2; EP0542344B1; DE69208211D1; ATE134082T1; EP0542344A3; EP0542344A2

Abstract

(57)【要約】【目的】スイッチ手段において、電圧降下及び電力損
失がほとんど生じない給電装置を提供する。【構成】本発明では、スイッチ手段(21)は、第１又は
第２の入力電極に接続した第１電極(23)及び第１出力端
子に接続した第２電極を有する。さらにスイッチ手段(2
1)は前記第３(33)及び第４(35)入力端子の一方の入力端
子に直接接続した制御電極(27)をさらに有し、この制御
電極に前記選択的導通素子(43)を接続し、この制御電極
が前記入力端子から前記スイッチ手段を制御する制御電
圧を受け取るように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、負荷に電気エネルギー
を供給する装置であって、a)第１の直流電圧源の第１及
び第２の電極に接続されるように構成した第１及び第２
の入力端子と、b)第２の直流電圧源の第１及び第２の電
極に接続されるように構成した第３及び第４の入力端子
と、c)前記負荷に接続されるように構成した第１及び第
２の出力端子と、d)前記第１及び第２の入力端子を第１
及び第２の出力端子にそれぞれ接続する第１及び第２の
電気的接続部と、e)前記第３及び第４の入力端子を前記
第１及び第２の出力端子にそれぞれ接続する第３及び第
４の電気的接続部と、f)前記第１及び第２の電気的接続
部の少なくとも一方の電気的接続部中に含まれるスイッ
チ手段であって、前記第１及び第２の入力端子の一方の
入力端子に接続した第１の電極及び前記第１及び第２の
出力端子の一方の端子に接続した第２の電極を有し、第
１の直流電圧源が前記第１及び第２の入力端子に接続さ
れると共に第１の直流電圧源から生ずる電圧を超える電
圧を発生する第２の直流電圧が前記第３及び第４の入力
端子に接続されない場合第１電極と第２電極間で導通経
路を形成するように接続されるスイッチ手段と、g)前記
第３及び第４の電気的接続部の少なくとも一方の接続部
中に含まれ、前記第２の直流電圧源が予め定めた極性で
前記第３及び第４の入力端子に接続された場合電気的導
通状態となり、前記第２の直流電圧源の接続が解除され
ると共に前記第１の直流電圧源が前記第１及び第２の入
力端子に接続された場合非導通状態となる選択的導通素
子とを具える給電装置に関するものである。

【０００２】

【従来の技術】上述した型式の給電装置は、フィリィッ
プスコンポーネント社から発行された刊行物、名称
「OM 1016 I²C エバリュエーションボード」の第12頁
“クロック／キャレンダ (clock／Calender) ”の章に
記載されている。この既知の給電装置では、スイッチ手
段がダイオードで構成されている。

【０００３】

【発明が解決しようとする課題】上述した既知の給電装
置では、ダイオード両端間に比較的大きい電圧降下が常
時生じてしまい、この結果負荷にとって有用な電圧が第
１の直流電圧源によって生ずる公称電圧以下に低下する
欠点があった。このような電圧降下は、第１の直流電圧
源が例えば小さなバッテリのような低い電圧を発生する
場合顕著な不都合となってしまう。この場合、ダイオー
ドに生ずる電圧降下は、電圧源により生ずる電圧の相当
な部分をしめる。さらに、このダイオードにおいて比較
的大量のエネルギーが消費され、バッテリの有用な容量
が低下してしまい、バッテリ電圧が比較的低い場合顕著
な不都合になってしまう。

【０００４】本発明の目的は、冒頭部で述べた型式の給
電装置において、上述した欠点を除去し、スイッチ手段
における電圧降下がほとんど発生せず電力消失も生じな
い給電装置を提供することにある。

【０００５】

【課題を解決するための手段並びに作用】本発明による
給電装置は、前記スイッチ手段が、前記第３及び第４入
力端子の一方の入力端子に直接接続した制御電極をさら
に有し、この制御電極に前記選択的導通素子を接続し、
この制御電極が前記入力端子から前記スイッチ手段を制
御する制御電圧を受け取るように構成したことを特徴と
する。制御電極を有するスイッチ手段を用いることによ
り、制御電圧に適当な電圧を印加することにより、スイ
ッチ手段が導通した場合、第１電極と第２電極との間で
電圧降下がほとんど発生せず、この結果負荷に印加され
る電圧は第１の直流電圧源から発生する電圧にほぼ等し
くなる。さらに、スイッチ手段における電力損失をなく
すことができる。

【０００６】スイッチ手段は第１電極と第２電極との間
の導通路を第１信号が供給された場合電気的に導通さ
せ、第２の信号が入力したとき遮断させる制御電極を具
えるいかなる既知のスイッチング装置でも構成すること
ができる。適切なスイッチ段の第１実施例は電磁リレー
である。このリレーは導通状態において零の電圧降下及
び零の電力損失を有する理想的なスイッチ手段を構成す
る。しかしながら、このリレーは比較的高価であり、最
小の型式のものを選択しても比較的大きなスペースを必
要とし、しかも機械的な振動による影響を受け易すくス
イッチング時間も比較的長くなってしまう。従って、本
発明による給電装置の好適実施例は、スイッチ手段をト
ランジスタで構成したことを特徴とする。リレーに比べ
て、トランジスタはより安価であり、占める空間が一層
小さく、しかも振動による影響を受けず、スイッチング
時間も極めて短くなる。

【０００７】トランジスタは、ｎｐｎ又はｐｎｐ形のバ
イポーラトランジスタ又は接合型ＦＥＴ又はデプレーシ
ョン型ＭＯＳＦＥＴのようないかなる型式の電界効果ト
ランジスタ（ＦＥＴ）で構成することもできる。本発明
による別の好適実施例は、前記トランジスタを、前記第
１及び第２の電気的接続部の一方の接続部に含まれるエ
ンハンスメント型のＭＯＳＦＥＴとし、前記スイッチ手
段の制御電極を前記ＭＯＳＦＥＴのゲート電極に接続
し、前記制御電極を抵抗を介して前記第１及び第２の電
気的接続部のうちの他方の接続部に接続したことを特徴
とする。エンハンスメント型ＭＯＳＦＥＴは、オンに切
り換わった場合極めて小さいソース−ドレイン間抵抗を
有しているので、このスイッチ手段における電圧降下は
極めて小さくなる。しかも、オン時のソース−ドレイン
間抵抗が小さいので、エンハンスメト型ＭＯＳＦＥＴは
極めて大きな電流を流すことができる。別の重要な利点
は、第１の直流電圧源（例えば、バッテリ）が負荷に接
続された場合、このＭＯＳＦＥＴはいかなる電流も引き
出すことはない。この理由は、ゲート電極に印加される
適切な電圧によって導通状態に維持されるからである。
従って、制御電圧を全く必要としないので、このＭＯＳ
ＦＥＴは第１の直流電圧源に対して負荷となることはな
い。さらに、このエンハンスメント型ＭＯＳＦＥＴは、
第１の直流電圧源が第１及び第２の入力端子に誤った極
性で接続された場合、自動的に又は付加的な手段を用い
ることなく負荷に対して保護機能を達成する。第１の直
流電圧源が誤った極性で接続された場合、ＭＯＳＦＥＴ
の遮断によって第２の直流電圧源と負荷との間の接続に
影響を及ぼすことなく第１の直流電圧源（誤った極性で
接続されている）だけが負荷から切り離されるので、負
荷には第２の直流源から依然として電力が供給されるこ
とになる。エンハンスメント型ＦＥＴは、例えば３〜５
Ｖの小さな電圧を印加しながら用いるのが好適である。
このエンハンスメント型ＭＯＳＦＥＴの自己遮断特性に
より、起り得る事故によってゲート電極を介してＭＯＳ
ＦＥＴの制御が阻止された場合でも、第１の直流電圧源
は第２の直流電圧源との接続が解除される。このように
構成することにより、第２の直流電圧源から第１の直流
電圧源への負荷電流の流入が阻止され。これは、第１の
直流電圧源が再充電可能な電圧源でない場合に極めて有
用である。

【０００８】好ましくは、前記ＭＯＳＦＥＴを前記第１
の電気式接続部に含まれるＮチャネル型のＭＯＳＦＥＴ
とし、前記第１の入力端子を、前記第１の直流源に接続
されるように構成する。このＮチャネルＭＯＳＦＥＴは
比較的安価であり、しかも低バッテリ電圧に対して“論
理レベル”型のものを用いることができる。

【０００９】比較的少数の部品だけでする簡単な装置
は、前記ＭＯＳＦＥＴのゲート電極を前記第３の入力端
子に直接接続し、前記選択的導通素子を、前記第１の出
力端子に接続したアノード及び第３の入力端子に接続し
たカソードを有するダイオードとしたことを特徴とす
る。

【００１０】ある用途に対しては、ダイオードに生ずる
電圧降下によって第３の入力端子と通常設置されている
第１の出力端子との間に電圧差が生じてしまう。この種
の電圧差の発生を阻止する好適実施例は、前記ＭＯＳＦ
ＥＴのゲート電極と第３の入力端子との間の接続部が、
前記第２の直流電圧源が前記第３及び第４の入力端子に
予め定めた極性で接続されたとき電気的に導通するよう
に接続したスイッチング素子を有し、前記選択的導通素
子をダイオードとし、このダイオードのアノードを第４
の入力端子に接続し、カソードを第２の電気的接続部に
接続したことを特徴とする。ダイオードは第４の入力端
子と第２の電気的接続部との間に接続され、多くの場合
電圧差はほとんど生じない。

【００１１】電圧差が大幅に除去された実施例は、前記
選択的導通素子が制御電極を有するトランジスタを具
え、このトランジスタが、前記第２の直流電圧源が第３
及び第４の入力端子に予め定めた極性が接続された場合
だけ導通するように構成したことを特徴とする。トラン
ジスタは導通時に微小な電圧降下を生ずるにすぎない。
トランジスタは、例えばバイポーラトランジスタとする
ことができる。別の好適実施例は、トランジスタをエン
ハンスメント型ＭＯＳＦＥＴとしたことを特徴とする。
ＭＯＳＦＥＴは、導通時において電圧降下をほとんど生
じない。

【００１２】第３入力端子と第１出力端子との間で電圧
差を生じない別の実施例は、前記ＭＯＳＦＥＴを第１の
電気的接続部に含まれるＰチャネルＭＯＳＦＥＴとし、
前記第１の入力端子を、第１の直流電圧源の正の電極に
接続されるように構成したことを特徴とする。この実施
例は、部品点数が比較的少数になる利点がある。しか
し、ＰチャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
よりも高価である。

【００１３】エンハンスメント型ＭＯＳＦＥＴにおい
て、理論的に短絡が生ずるおそれがある。もし、短絡が
生ずると、第１の直流電圧源が外部電圧源に接続されて
しまう。この危険性を回避するため、本発明の別の実施
例は、スイッチ手段が直列接続した２個のエンハンスメ
ント型ＭＯＳＦＥＴを有することを特徴とする。以下、
図面に基いて本発明を詳細に説明する。

【００１４】

【実施例】図面に通じて同一又は類似の構成要素には同
一符号を付して説明する。図１は負荷１に電気エネルギ
ーを供給する装置の回路構成を示す。負荷１（抵抗とし
て記号化する）は第１及び第２の出力端子３及び５に接
続する。この給電装置は、バッテリ15として記号化した
第１のＤＣ電圧源の第１及び第２の電極11及び13に接続
されるように構成した第１及び第２の入力端子７及び９
を具える。本例では、第１入力端子７はバッテリ15の負
電極11に接続し、第２の入力端子９は正の電極13に接続
する。第１及び第２の電気接続部17及び19は、第１及び
第２の入力端子７及び９を第１及び第２の出力端子３及
び５にそれぞれ接続する。第１接続部17はスイッチ手段
21を具え、本例では、このスイッチ手段をｎｐｎ形のバ
イポーラトランジスタで構成する。スイッチ手段21は、
第１の入力端子７に接続した第１電極（エミッタ）と、
第１の出力端子３に接続した第２電極25（エミッタ）
と、抵抗29を介して第２接続部19に接続した制御電極27
（ベース）とを具える。抵抗29の抵抗値は、負荷１の等
価抵抗値よりも大きくなるように選択する。この給電装
置は、さらに第３及び第４の入力端子33及び35を具え、
これら入力端子は破線で示す外部ＤＣ電圧源41の第１及
び第２電極37及び39にそれぞれ接続されるように構成す
る。第３及び第４の電気接続部34及び36は、第３及び第
４の入力端子33及び35を第１及び第２の出力端子にそれ
ぞれ接続する。第３の入力電気接続部34は、選択的導通
素子として作用するダイオード43を具える。第４の接続
部36は第２の電気的接続部19と部分的に一致する。第３
の入力端子33は、さらにスイッチ手段21の制御電極27に
直接接続する。

【００１５】バッテリ15を図示の極性で第１の入力端子
７，９に接続すると、外部ＤＣ電圧源41は第３及び第４
の入力端子33, 35に接続されず、ベース電圧は抵抗29及
びトランジスタ21のベース−エミッタダイオードを経て
流れるので、コレクタ25とエミッタ23との間に導通経路
が形成される。従って、正電極13から負荷１及びトラン
ジスタ21を経て負電極11に電流が流れることになる。

【００１６】外部電圧源41が図示の極性で第３及び第４
の入力端子33及び35に接続されると、この外部電圧源か
ら生ずるＤＣ電圧はバッテリ電圧を超えるので、正電極
39から抵抗29を介して負電極37に電流が流れる。この場
合、トランジスタ21のベース電位はエミッタ電位以下と
なるので、ベース電流は遮断され、このトランジスタ21
はオフする。従って、バッテリ15は外部電圧源41によっ
て充電されず、負荷電流は正電極39から負荷１及びダイ
オード43を経て負電極37に流れる。外部電圧源41の第３
及び第４の入力端子33, 35への接続が解除されると、ダ
イオード43は非導通状態になり、トランジスタ21を低電
圧Ｖ_CEsatで導通させる。

【００１７】ｎｐｎ形のトランジスタの代わりに、ｐｎ
ｐ形のトランジスタをスイッチ手段21として用いること
もできる。この場合、スイッチ手段21を含む第１の電気
的接続部17は第１のＤＣ電圧源15の正電極と第１の出力
端子３との間の接続路となるので、選択的導通素子（ダ
イオード43) を含む第３の電気的接続部34は第２のＤＣ
電圧源41と第１の出力端子との間の接続路になる。この
回路は、第１のＤＣ電圧源15の負電極と第の２ＤＣ電圧
源41との間に直流接続が形成される利点があり、この利
点は、ある回路においては極めて望ましい構成となる。
両方の実施例の利点は、バイポーラトランジスタが極め
て安価になることである。適切なトランジスタを選択す
れば、低い飽和電圧で動作することができる。負荷1
は、接続極性を誤った場合でも、第1 のDC電圧源の接続
から保護される。この理由は、この場合トランジスタ21
が遮折されるからである。しかしながら、ベース−エミ
ッタダイオードの降伏電圧が小さいため（約５Ｖ）、こ
の保護は低電圧に制限される。バイポーラトランジスタ
を用いる欠点は、負荷１に供給される電流に加えて第１
電圧源15がベース電流を供給してこのトランジスタを制
御する必要があることである。

【００１８】この欠点は、スイッチ手段21として電界効
果トランジスタ（ＦＥＴ）を用いることにより解消する
ことができる。図２はＦＥＴとしてｎチャネルＦＥＴ
（ＪＦＥＴ）を用いる実施例を示し、第１電極23はドレ
イン電極とし、第２電極25はソース電極とし、制御電極
27はゲート電極とする。抵抗29をソース電極とゲート電
極との間に接続する。選択的導通素子（ダイオード43)
は第４の電気的接続部36に含まれている。

【００１９】第１のＤＣ電圧源15だけが接続された場
合、ゲート−ソース電圧は零になる。この理由は、抵抗
29を介して電流が流れないためである。従ってＦＥＴ21
は導通し（ＪＦＥＴは自己導通する）、正電極13からＦ
ＥＴ21のドレイン−ソース導通路及び負荷１を経て負電
極11に電流が流れる。第２のＤＣ電圧源41が図示のよう
に接続されると、抵抗29を介して電流が流れ、制御電極
（ゲート27) がソース電極25に対して負になり（Ｖ_SG＜
０）、この結果ＦＥＴは遮断状態になる。従って、第１
のＤＣ電圧源（バッテリ）15は充電されない。負荷電流
は正電極39から負荷１及びダイオード43を経て負電極37
に流れる。第２のＤＣ電圧源の接続が解除されると、ダ
イオード43は、正電極13からドレイン−ソース経路及び
抵抗29を経て負電極11への電流が流れるのを阻止する。
この電流によりＶ_SGは負になり、これによりＦＥＴは、
ＦＥＴの両端間に大きな電圧降下を以って悪い導通状態
で安定化する。

【００２０】図２に示すｎチャネルＦＥＴの代りに、ｐ
チャネルＦＥＴをスイッチ手段21として用いることがで
きる。この場合、ＦＥＴを含む第１の電気的接続部は、
第１のＤＣ電圧源15の負電極を第１の出力端子３に接続
する必要があり、第４の電気的接続部（ダイオード43を
含む) は第２のＤＣ電圧源41の正電極を第２の出力端子
５に接続する必要がある。

【００２１】ＪＦＥＴは対称的に動作するので、図２の
ドレイン電極は第２電極25として用いられ、ソース電極
は第１電極23として用いられるので、抵抗29は依然とし
てソース電極とゲート電極との間に接続される。ｐチャ
ネルＪＦＥＴを用いる場合にも同様な変更が可能であ
る。

【００２２】図３は、第１の接続部17がｎチャネルＭＯ
ＳＦＥＴで構成されるスイッチ手段21を具える実施例を
示す。スイッチ手段の第１電極23（ドレイン電極）は第
１の入力端子に接続し、第２電極25（ソース電極）は第
１の出力端33に接続し、制御電極27（ゲート電極）は抵
抗29を介して第２の接続部19に接続する。抵抗29の抵抗
値は、負荷１の等価抵抗値よりも大きくなるように選択
する。ＭＯＳＦＥＴ21は、さらに一体化したダイオード
31を具える。上述した実施例のように、給電装置は第３
及び第４の入力端子33及び35を具え、これら入力端子は
破線で示す外部ＤＣ電圧源の第１及び第２の電極37及び
39にそれぞれ接続されるように構成する。第３の入力端
子33は選択的導通素子として作用するダイオード43を介
して第１出力端子３に接続し、第４入力端子35は第２の
接続部19に接続する。第３入力端子33は、さらにスイッ
チ手段21の制御電極27に直接接続する。

【００２３】第１のＤＣ電圧源15が図示の極性で第１の
入力端子７，９に接続されると、外部ＤＣ電圧源41は第
３及び第４の入力端子33, 35に接続されないので、第２
の入力端子９から負荷１及び一体化保護ダイオード31を
介して第１の入力端子７に電流が流れる。この電流によ
り負荷１に生ずる電圧降下はＭＯＳＦＥＴ21の正のゲー
ト−ソース電圧Ｖ_GSを表わす。従って、ソース電極25と
ドレイン電極23との間に導通経路が確立される。従って
正電極９から負荷１及びＭＯＳＦＥＴ21を介して負電極
11に電流が流れることができる。微小チャネル抵抗Ｒ_DS
を有するＭＯＳＦＥＴを選択すれば、電圧降下は極めて
微小になる。ＦＥＴを制御するためには電力を必要とし
ないため、負荷1 にオフに切り換える場合バッテリ容量
は用いない。

【００２４】外部ＤＣ電圧源41が図３に示す極性で第３
及び第４端子33, 35に接続されると、この電圧源によっ
て生ずるＤＣ電圧はバッテリ電圧を超えるため、ＭＯＳ
ＦＥＴ21のゲート電極27の電圧は低下し、Ｖ_GSは零又は
負になり、従ってソースとドレインとの間のチャネルは
非導通状態になる。保護ダイオード31も同様に非導通に
なるので、バッテリ15に電流を供給し又はバッテリから
電流を流出させることができなくなる。これにより、バ
ッテリへの過負荷を回避することができる。電流は、正
電極39から負荷１及びダイオード43を介して負電極27に
流れることができる。無視できる程度の寄生電流が抵抗
29を介して流れる。外部電圧源が第３及び第４の端子3
3, 35に接続されない場合、ダイオード43は非導通状態
になる。これにより、ゲート電極27がソース電極25に接
続されるのが阻止される。この結果、バッテリ15が予め
定めた極性で接続された場合だけ、Ｖ_GSが正になりＭＯ
ＳＦＥＴ21が導通する。従って、ダイオード43は、外部
ＤＣ電圧源41が正しい極性で第３及び第４入力端子33,
35に接続されたとき導通状態となり、外部ＤＣ電圧源の
接続が解除されたとき（又は誤った極性で接続されたと
き）及びバッテリ15が第１及び第２の入力端子７，９に
接続されたとき非導通状態となる選択的導通素子として
作動する。ダイオード43がない場合、ＦＥＴ21は、バッ
テリ15だけが接続され相当な電圧降下を生じさせるバッ
テリ電流だけが保護ダイオード31を介して流れる場合遮
断状態になる。バッテリーが不注意によって誤った極性
で接続された場合、ドレイン電極23の電圧はゲート電極
27及びソース電極25の電圧に対して正になるが、Ｖ_GSは
零に等しくＦＥＴは遮断状態になる。従って、負荷１に
誤った極性の電圧が印加されることはない。同時に外部
電圧源41が接続されると、ＦＥＴ21は非導通状態を維持
し負荷１に上述した方法でエネルギーが供給される。図
１に示す実施例は、部品点数が少ない（ＦＥＴ21、ダイ
オード43及び抵抗29) 利点があると共に、安価なＮチャ
ネルＭＯＳＦＥＴを使用できる利点がある。一方、ある
用途においては，、ダイオード43により外部電圧源41の
負電極37（第３の入力端子33に接続されている）と通常
図示の点45において接地され負荷接続されている第１の
出力端子３との間に電圧差が生ずる欠点がある。

【００２５】上記欠点は、特別な素子を含む図４に実施
例において除去される。この実施例では、ＭＯＳＦＥＴ
21のゲート電極27と第３入力端子33との間の接続部がス
イッチング素子を含み、このスイッチング素子は例えば
一体的としたインバータ、インバータ接続したＦＥＴ又
はパイポーラトランジスタとすることができる。図４に
おいては、スイッチング素子はｎｐｎトランジスタ47と
し、このコレクタをゲート電極に接続し、エミッタは第
３の入力端子33及びソース電極25に接続す。トランジス
タ47のベースは抵抗49を介して第４入力端子35に接続す
ると共に抵抗51を介して第３入力端子33に接続する。ダ
イオード43は、そのアノードを第４入力端子35に接続
し、カソードは第２の接続部19に接続する。

【００２６】外部電圧源41（図４おいては図示されてい
ない）が第３及び第４の入力端子33, 35との間で接続が
解除された場合の動作は、図３の実施例と同一である。
外部電圧源41が正しい極性で接続されると、トランジス
タ47のベースには第４の入力端子35から抵抗49を介して
電流が供給されるので、コレクターエミッタ経路は導通
しゲート電極27とソース電極25との間で電気的接続が形
成される。この結果電圧Ｖ_GSが零に等しくなり、ＭＯＳ
ＦＥＴ21が遮断され、これによりバッテリ15の接続が解
除される。抵抗51はコレクタのカットオフ電流Ｉ_CBOを
導通させるように作用する。ダイオード43はゲート電極
27が抵抗49及び51を介してソース電極25と接続されるの
を阻止すると共に、第３の入力端子33と第１の出力端子
３との間が直接接続されるのを阻止する。このダイオー
ド43は、外部電圧源が誤った極性で接続された場合、負
荷１に電流が流れるのを阻止する。外部電圧源が正しい
極性で接続されると、第４の入力端子35からダイタオー
ド43及び負荷１を介して第３の入力端子33に電流が流れ
る。接続されている第１の出力端子と第３の入力端子33
との間は直接接続されるので、第３の入力端子33も同様
に接地される。

【００２７】安全性を確保する観点より、バッテリを半
導体装置によって誤った充電から保護する場合、半導体
装置が故障（短絡を含む）している場合があるため、少
なくとも２個の半導体装置を用いる必要がある。この要
件を満たす実施例を図５に示す。この実施例は図３に示
す実施例とほとんど同様に動作するが、単一のＭＯＳＦ
ＥＴ21の代わりに直列接続した２個のＭＯＳＦＥＴ121
及び221 を用いる。第１のＭＯＳＦＥＴ121 のソース電
極125 を第２のＭＯＳＦＥＴ221 のドレイン電極223 に
接続し、このＭＯＳＦＥＴのソース電極は第１の出力端
子３に接続する。第１のＭＯＳＦＥＴ121 のドレイン電
極123 は第１の入力端子７に接続し、２個のゲート電極
127 及び227 は抵抗53とキャパシタ55の並列接続を介し
て抵抗29及び第３の入力端子33に接続する。

【００２８】例えば第１のＭＯＳＦＥＴ121 のゲートと
ドレイン−ソースチャネルとの間が短絡された場合、充
電電流は第４の入力端子35からバッテリ15、短絡された
第１のＭＯＳＦＥＴ121 及び抵抗53を経て第３の入力端
子33に流れる。従って、抵抗53の抵抗値は、バッテリ充
電電流が、用いるバッテリの型式に対して常時許容され
る最大値以下となるように選択する必要がある。100kΩ
程度の大きさの慣用されている抵抗値の場合所望の結果
が得られる。外部電圧源41（図３では図示しない）が第
３及び第４の入力端子33, 35に接続され又は接続が解除
される場合、ＦＥＴのゲート容量（典型的な場合、各Ｆ
ＥＴ毎に約500PF)を抵抗53を介して充電し又は放電させ
る必要がある。ＲＣ時定数（100KΩ×1000PF＝100 μ
秒）が存在するため、この充電により負荷１へのエネル
ギー供給が中断される。キャパシタ55は有効な時定数を
減少させるように作用するので、この中断期間は極めて
短い時間となる。これにもまして、電界コンデンサ57を
負荷１に並列に接続したバッファとして作用させること
が有用なものとなる。ゲート電極127, 227とグランド45
との間の２個のツエナダイオードの直列接続は、静電的
な放電の場合にゲートを電圧ピークから保護するように
作用する。

【００２９】図６は図５に示す回路の変形例を示す。本
例では、外部電圧源41（図６において図示されていな
い）を第３及び第４の入力端子33, 35に接続した場合に
おける第３入力端子33と接地接続点45との間の電圧降下
を回避する。本例では、ソース電極65、ドレイン電極6
7、ゲート電極69及び一体化した保護ダイオード71を有
するＮチャネルＭＯＳＦＥＴを第１の出力端子３と第３
の入力端子33との間に接続する。このゲート電極69は、
抵抗73を介して第１の出力端子３に接続すると共にｐｎ
ｐトランジスタ75のエミッタ−コレクタ経路を介して第
２の電気的接続部19に接続する。トランジスタ75のベー
スは抵抗79を介して第２の接続部19に接続する共にツエ
ナーダイオード81と抵抗83との直列接続を介して第３の
入力端子33接続する。

【００３０】バッテリ15だけが接続される場合、ＦＥＴ
63は遮断される。この理由は、抵抗73を介するソース電
極とゲート電極69との間の接続によって電圧Ｖ_GSが零に
等しくなるからである。また、ベース電流がツェナダイ
オード81、抵抗83及びＦＥＴ63を経て流れないため、ト
ランジスタ75も同様に遮断される。抵抗79はトランジス
タ75の電流Ｉ_CBOを流すように作用する。ＦＥＴ121 及
び221 は抵抗29及び53を介して導通状態に維持され、負
荷電流はバッテリ15の正電極から負荷１及び導通してい
るＦＥＴ221 と121 を経て負電極11に流れる。外部電圧
源41が接続されると、ＦＥＴ121 及び221 は抵抗53によ
って遮断されるので、バッテリ15は有効にその接続が解
除される。同時に、トランジスタ75はツェナダイオード
81及び抵抗83を介してベース電流が入力するので、その
エミッタ−コレクタ通路はその導通を開始し、これによ
りＦＥＴ63のゲート電極69が第４の入力端子に接続され
る。この結果、ＦＥＴ63は導通状態になる。負荷電流は
第4 の入力端子35から負荷１を経て、電圧損失を生ずる
ことなくＦＥＴ63を経て第３の入力端子33に流れる。こ
の結果、第３の入力端子33の電位は接地電位にほぼ等し
くなる。

【００３１】図７は、第３の入力端子33と接地接続部45
との間の電圧差が少数の部品を用いるだけで回避される
実施例を示す。本例では、第１の入力端子７は、バッテ
リ15の正電極１３に接続され、第1 の電気的接続部17は
この第１の入力端子を（正の）第１出力端子３に接続す
る。第１の電気的接続部に含まれるスイッチ手段はｐチ
ャネルＭＯＳＦＥＴ85とし、このＭＯＳＦＥＴのドレイ
ン電極87は第１の入力端子７に接続し、ソース電極89は
第１の出力端子３に接続し、ゲート電極は第３の入力端
子33に接続すると共に抵抗93を介して第２の電気的接続
部19に接続する。ＭＯＦＥＴ85は、さらに一体化された
保護ダイオード95も有する。選択的導通素子として作用
するダイオード43はソース電極89と第３の入力端子33と
の間に接続する。

【００３２】図７に示す回路の動作は、図３に示す回路
の動作とほぼ同一である。本例では、バッテリ15の接続
解除は正の電気的接続部17においてスイッチ手段として
作用するｐチャネルＭＯＳＦＥＴ85を用いて行なう。従
って、このＦＥＴ85の極性は反転され、このＦＥＴは導
通するために負の電圧Ｖ_GSを必要とする。Ｐ形の不純物
がドープされた半導体材料はＮ形の不純物がドープされ
た半導体材料よりも導電率が低いため、一層大きな結晶
基板が必要であり，従ってｐチャネルＦＥＴはより高価
になってしまう。また、実際には、論理レベル型式のも
のが入手できないので、バッテリ電圧が低い場合抵抗93
を接地する代わりに負の補助電圧源97（破線で示す）に
接続する必要がある。

【００３３】本発明は上述した実施例だけに限定され
ず、種々の変形や変更が可能である。例えば図４及び図
７に示す実施例において、図５及び図６に示す２個（又
はそれ以上）のＦＥＴの直列接続を用いることも可能で
あり、またトランジスタ47及び75をＦＥＴのような他の
型式の素子で置き換えることも可能である。

【図面の簡単な説明】

【図１】図１は本発明による結合装置の構成を示す回路
図である。

【図２】図２は本発明による結合装置の構成を示す回路
図である。

【図３】図３は本発明による結合装置の構成を示す回路
図である。

【図４】図４は本発明による結合装置の構成を示す回路
図である。

【図５】図５は本発明による結合装置の構成を示す回路
図である。

【図６】図６は本発明による結合装置の構成を示す回路
図である。

【図７】図７は本発明による結合装置の構成を示す回路
図である。

【符号の説明】

１負荷３，５出力端子７，９，33, 35 入力端子 15 バッテリ 17, 19 電気的接続部 21 スイッチ手段 41 外部電圧源 43 ダイオード

Claims

【特許請求の範囲】

【請求項１】負荷(1) に電気エネルギーを供給する装
置であって、 a)第１の直流電圧源(15)の第１及び第２の電極(11, 13)
に接続されるように構成した第１及び第２の入力端子
（７，９）と、 b)第２の直流電圧源(41)の第１及び第２の電極に接続さ
れるように構成した第３及び第４の入力端子(33, 35)
と、 c)前記負荷に接続されるように構成した第１及び第２の
出力端子と、 d)前記第１及び第２の入力端子を第１及び第２の出力端
子にそれぞれ接続する第１及び第２の電気的接続部と、 e)前記第３及び第４の入力端子を前記第１及び第２の出
力端子にそれぞれ接続する第３及び第４の電気的接続部
(34, 36)と、 f)前記第１及び第２の電気的接続部の少なくとも一方の
電気的接続部中に含まれるスイッチ手段(21)であって、
前記第１及び第２の入力端子の一方の入力端子に接続し
た第１の電極(23)及び前記第１及び第２の出力端子の一
方の端子に接続した第２の電極(25)を有し、第１の直流
電圧源が前記第１及び第２の入力端子に接続されると共
に第１の直流電圧源から生ずる電圧を超える電圧を発生
する第２の直流電圧が前記第３及び第４の入力端子に接
続されない場合第１電極と第２電極間で導通経路を形成
するように接続されるスイッチ手段と、 g)前記第３及び第４の電気的接続部の少なくとも一方の
接続部中に含まれ、前記第２の直流電圧源(41)が予め定
めた極性で前記第３及び第４の入力端子(33, 35)に接続
された場合電気的導通状態となり、前記第２の直流電圧
源の接続が解除されると共に前記第１の直流電圧源(15)
が前記第１及び第２の入力端子（７，９）に接続された
場合非導通状態となる選択的導通素子とを具える給電装
置において、前記スイッチ手段(21)が，、前記第３(33)及び第４(35)
入力端子の一方の入力端子に直接接続した制御電極(27)
をさらに有し、この制御電極に前記選択的導通素子(43)
を接続し、この制御電極が前記入力端子から前記スイッ
チ手段を制御する制御電圧を受け取るように構成したこ
とを特徴とする給電装置。
【請求項２】請求項１に記載の給電装置において、前
記スイッチ手段(21)がトランジスタを有することを特徴
とする給電装置。
【請求項３】請求項２に記載の給電装置において、前
記トランジスタを、前記第１及び第２の電気的接続部(1
7, 19)の一方の接続部に含まれるエンハンスメント型の
ＭＯＳＦＥＴとし、前記スイッチ手段の制御電極(27)を
前記ＭＯＳＦＥＴのゲート電極に接続し、前記制御電極
を抵抗(29)を介して前記第１及び第２の電気的接続部(1
7, 19)のうちの他方の接続部に接続したことを特徴とす
る給電装置。
【請求項４】請求項３に記載の給電装置において、前
記ＭＯＳＦＥＴを前記第１の電気的接続部(17)に含まれ
るＮチャネル型のＭＯＳＦＥＴ(21)とし、前記第１の入
力端子（７）を、前記第１の直流源(15)に接続されるよ
うに構成したことを特徴とする給電装置。
【請求項５】請求項４に記載の給電装置において、前
記ＭＯＳＦＥＴ(21)のゲート電極を前記第３の入力端子
(33)に直接接続し、前記選択的導通素子を、前記第１の
出力端子（３）に接続したアノード及び第３の入力端子
(33)に接続したカソードを有するダイオード(43)とした
ことを特徴とする給電装置。
【請求項６】請求項４に記載の給電装置において、前
記ＭＯＳＦＥＴ(21)のゲート電極(27)と第３の入力端子
との間の接続部が、前記第２の直流電圧源(41)が前記第
３及び第４の入力端子(33, 35)に予め定めた極性で接続
されたとき電気的に導通するように接続したスイッチン
グ素子(47)を有し、前記選択的導通素子をダイオード(4
3)とし、このダイオードのアノードを第４の入力端子(3
5)に接続し、カソードを第２の電気的接続部(19)に接続
したことを特徴とする給電装置。
【請求項７】請求項１に記載の給電装置において、前
記選択的導通素子が制御電極(69)を有するトランジスタ
(63)を具え、このトランジスタが、前記第２の直流電圧
源(41)が第３及び第４の入力端子に予め定めた極性が接
続された場合だけ導通するように構成したことを特徴と
する給電装置。
【請求項８】請求項７に記載の給電装置において、前
記トランジスタ(63)をエンハンスメント型のＭＯＳＦＥ
Ｔとしたことを特徴とする給電装置。
【請求項９】請求項３に記載の給電装置において、前
記ＭＯＳＦＥＴを第１の電気的接続部(17)に含まれるＰ
チャネルＭＯＳＦＥＴ(85)とし、前記第１の入力端子
を、第１の直流電圧源(15)の正の電極に接続されるよう
に構成したことを特徴とする給電装置。
【請求項１０】請求項３から９までのいずれか１項に
記載の給電装置において、前記スイッチ手段が直列に接
続した２個のエンハンスメント型のＭＯＳＦＥＴ(121,
221)を有することを特徴とする給電装置。