JPH05250146A - 整数累乗処理を行なうための回路及び方法 - Google Patents
整数累乗処理を行なうための回路及び方法Info
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- JPH05250146A JPH05250146A JP4301242A JP30124292A JPH05250146A JP H05250146 A JPH05250146 A JP H05250146A JP 4301242 A JP4301242 A JP 4301242A JP 30124292 A JP30124292 A JP 30124292A JP H05250146 A JPH05250146 A JP H05250146A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/556—Logarithmic or exponential functions
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/556—Indexing scheme relating to group G06F7/556
- G06F2207/5561—Exponentiation by multiplication, i.e. calculating Y**INT(X) by multiplying Y with itself or a power of itself, INT(X) being the integer part of X
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Abstract
(57)【要約】
【目的】 整数累乗処理を高速に実行する指数回路を提
供すること。 【構成】 整数累乗処理を行なう算術回路は、初めに整
数累乗データを記憶する第１のレジスタ１０、基数デー
タを記憶する第２のレジスタ４８、及び、第２のレジス
タ４８の内容を第３のレジスタ４６内のデータと乗算す
る乗算器５４を有する。制御回路２０は第１のレジスタ
１０を繰り返しシフトさせる。各繰り返しにおいて
（１）第１のレジスタ１０からシフトされたデータにし
たがって、第２のレジスタ４８のデータを第３のレジス
タ４６のデータと選択的に乗算し、その結果を第３のレ
ジスタ４６に記憶し、（２）第２のレジスタ４８のデー
タをそれ自体と乗算し、その結果を第２のレジスタ４８
に戻して記憶する。これらのステップは、第１のレジス
タ１０内に残っているデータが算術処理の完了を指示す
るまで継続される。
供すること。 【構成】 整数累乗処理を行なう算術回路は、初めに整
数累乗データを記憶する第１のレジスタ１０、基数デー
タを記憶する第２のレジスタ４８、及び、第２のレジス
タ４８の内容を第３のレジスタ４６内のデータと乗算す
る乗算器５４を有する。制御回路２０は第１のレジスタ
１０を繰り返しシフトさせる。各繰り返しにおいて
（１）第１のレジスタ１０からシフトされたデータにし
たがって、第２のレジスタ４８のデータを第３のレジス
タ４６のデータと選択的に乗算し、その結果を第３のレ
ジスタ４６に記憶し、（２）第２のレジスタ４８のデー
タをそれ自体と乗算し、その結果を第２のレジスタ４８
に戻して記憶する。これらのステップは、第１のレジス
タ１０内に残っているデータが算術処理の完了を指示す
るまで継続される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にデータ処理シ
ステムに関し、より特定すれば、整数累乗処理を行なう
算術回路に関するものである。
ステムに関し、より特定すれば、整数累乗処理を行なう
算術回路に関するものである。
【０００２】
【従来技術】整数累乗計算は、データ処理システムにお
いて必要とされることが多い。一般的には、加算及び減
算のみを伝統的に行なう既存の算術回路を用いて整数累
乗機能を達成する。これらの伝統的算術機能部では、ア
ルゴリズムをソフトウエアで実行し、一連の加算を行な
うことによって乗算処理を行なっている。整数累乗機能
を実行するには、多数の乗算処理を行なうことになる。
最近のデータ処理システムは、特別な目的の算術部を備
えたものが多くなっている。このような特別な目的の算
術部は乗算回路を含んでいる。整数累乗機能を達成する
には、この乗算回路を用いて、指数部に応じて基数自体
を繰り返し乗算するようにしている。
いて必要とされることが多い。一般的には、加算及び減
算のみを伝統的に行なう既存の算術回路を用いて整数累
乗機能を達成する。これらの伝統的算術機能部では、ア
ルゴリズムをソフトウエアで実行し、一連の加算を行な
うことによって乗算処理を行なっている。整数累乗機能
を実行するには、多数の乗算処理を行なうことになる。
最近のデータ処理システムは、特別な目的の算術部を備
えたものが多くなっている。このような特別な目的の算
術部は乗算回路を含んでいる。整数累乗機能を達成する
には、この乗算回路を用いて、指数部に応じて基数自体
を繰り返し乗算するようにしている。
【０００３】しかしながら、最近のシステムには、整数
累乗機能を実行する専用の回路を備えたものがある。Ｓ
Ｕ第１１７９３２７号（要約のみ入手可能）は、二進数
形式の指数が基数の乗算を制御するようにした指数関数
回路を開示している。
累乗機能を実行する専用の回路を備えたものがある。Ｓ
Ｕ第１１７９３２７号（要約のみ入手可能）は、二進数
形式の指数が基数の乗算を制御するようにした指数関数
回路を開示している。
【０００４】また、ＳＵ第１２４６０９２号（要約のみ
入手可能）は、１つの加算器と１つの乗算器とを備えた
算術回路を開示している。
入手可能）は、１つの加算器と１つの乗算器とを備えた
算術回路を開示している。
【０００５】「ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第１４巻、第１号、
１９７１年６月、第３２８−３３０頁は、指数対数の商
及び平方根機能を実行する算術回路を開示している。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第１４巻、第１号、
１９７１年６月、第３２８−３３０頁は、指数対数の商
及び平方根機能を実行する算術回路を開示している。
【０００６】「ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第２５巻、第１号、
１９８２年６月、第１７１−１７３頁は、指数処理を行
なうためのアルゴリズムを開示している。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第２５巻、第１号、
１９８２年６月、第１７１−１７３頁は、指数処理を行
なうためのアルゴリズムを開示している。
【０００７】米国特許第４、２２５、９３３号は、指数
関数を実行するためのデータシフト及び加算回路を開示
している。
関数を実行するためのデータシフト及び加算回路を開示
している。
【０００８】米国特許第４、２２９、８０１号は、浮動
小数点計算において、仮数に関連する動作と同時に指数
／符号に関連する動作を実行する算術部を開示してい
る。
小数点計算において、仮数に関連する動作と同時に指数
／符号に関連する動作を実行する算術部を開示してい
る。
【０００９】米国特許第４、４１０、９５６号は、基数
パラメータが正か負か、及び、指数パラメータが整数か
否かを判定する指数算術回路を開示している。
パラメータが正か負か、及び、指数パラメータが整数か
否かを判定する指数算術回路を開示している。
【００１０】米国特許第４、７５８、９７５号は、浮動
小数点レジスタ内に浮動小数点指数データをラッチする
ためのラッチを備えたデータ処理装置を開示している。
小数点レジスタ内に浮動小数点指数データをラッチする
ためのラッチを備えたデータ処理装置を開示している。
【００１１】ＤＥ第３９３１５４５号は、加算及び減算
に加えて、乗算及び除算を行なう回路を提供する。
に加えて、乗算及び除算を行なう回路を提供する。
【００１２】「ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第３２巻、第７号、
１９８９年１２月、第２２２−２２３頁は、８ビット・
マイクロプロセッサ内で符号付きの８ビット指数を用い
て１６ビットの浮動小数点数学的処理を行なうプログラ
ムを開示している。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第３２巻、第７号、
１９８９年１２月、第２２２−２２３頁は、８ビット・
マイクロプロセッサ内で符号付きの８ビット指数を用い
て１６ビットの浮動小数点数学的処理を行なうプログラ
ムを開示している。
【００１３】「ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第３３巻、第１Ｂ
号、１９９０年６月、第３１２−３１３頁は、加算器及
びシフタを備えた指数処理を行なう回路を開示してい
る。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ」第３３巻、第１Ｂ
号、１９９０年６月、第３１２−３１３頁は、加算器及
びシフタを備えた指数処理を行なう回路を開示してい
る。
【００１４】
【発明が解決しようとする課題】本発明の目的は、整数
累乗処理を高速に実行する指数回路を提供することであ
る。
累乗処理を高速に実行する指数回路を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明によれば、整数累
乗処理を実行する算術回路が提供され、これは、初めに
指数を記憶する第１のレジスタ、初めに基数値を記憶す
る第２のレジスタ、第２のレジスタ内のデータを第３の
レジスタ内のデータと乗算する乗算器、及び、第１のレ
ジスタに含まれている指数データを繰り返しシフトし、
各処理に対して、（１）第１のレジスタからシフトによ
って出されたデータに応じて、第２のレジスタの内容
を、選択的に第３のレジスタ内のデータと乗算し、その
結果を第３のレジスタに記憶し、（２）第２のレジスタ
をそれ自体と乗算し、結果を第２のレジスタに戻して記
憶する制御器を備ている。第１のレジスタ内のデータが
算術処理の完了を指示し、完了信号を発生するまで、反
復的な乗算は継続される。
乗処理を実行する算術回路が提供され、これは、初めに
指数を記憶する第１のレジスタ、初めに基数値を記憶す
る第２のレジスタ、第２のレジスタ内のデータを第３の
レジスタ内のデータと乗算する乗算器、及び、第１のレ
ジスタに含まれている指数データを繰り返しシフトし、
各処理に対して、（１）第１のレジスタからシフトによ
って出されたデータに応じて、第２のレジスタの内容
を、選択的に第３のレジスタ内のデータと乗算し、その
結果を第３のレジスタに記憶し、（２）第２のレジスタ
をそれ自体と乗算し、結果を第２のレジスタに戻して記
憶する制御器を備ている。第１のレジスタ内のデータが
算術処理の完了を指示し、完了信号を発生するまで、反
復的な乗算は継続される。
【００１６】また、本発明によれば、第１のレジスタと
第２のレジスタと第３のレジスタを備えた乗算回路とを
有する算術回路において整数累乗処理を実行する方法が
提供される。この方法は、（１）第１のレジスタに整数
累乗データを記憶するステップ、（２）第２のレジスタ
に基数データを記憶するステップ、（３）第１のレジス
タ内のデータを繰り返しシフトするステップ、（４）各
繰り返しにおいて、（Ａ）第１のレジスタからシフトさ
れるデータにしたがって、選択的に第２のレジスタ内の
データを第３のレジスタ内のデータと乗算し、その結果
を第３のレジスタに戻して記憶し、（Ｂ）第２のレジス
タのデータをそれ自体と乗算しその結果を第２のレジス
タに戻して記憶するステップ、及び、（５）第１のレジ
スタ内に残っているデータが整数累乗処理の完了を指示
したときに完了信号を発生するステップを含む。
第２のレジスタと第３のレジスタを備えた乗算回路とを
有する算術回路において整数累乗処理を実行する方法が
提供される。この方法は、（１）第１のレジスタに整数
累乗データを記憶するステップ、（２）第２のレジスタ
に基数データを記憶するステップ、（３）第１のレジス
タ内のデータを繰り返しシフトするステップ、（４）各
繰り返しにおいて、（Ａ）第１のレジスタからシフトさ
れるデータにしたがって、選択的に第２のレジスタ内の
データを第３のレジスタ内のデータと乗算し、その結果
を第３のレジスタに戻して記憶し、（Ｂ）第２のレジス
タのデータをそれ自体と乗算しその結果を第２のレジス
タに戻して記憶するステップ、及び、（５）第１のレジ
スタ内に残っているデータが整数累乗処理の完了を指示
したときに完了信号を発生するステップを含む。
【００１７】
【実施例】本発明は、高速に整数累乗処理を実行する整
数累乗算術回路を、ハードウエアで実現したものであ
る。
数累乗算術回路を、ハードウエアで実現したものであ
る。
【００１８】図１は、指数回路のブロック図である。Ｎ
レジスタ１０は、初めに整数累乗値を記憶してある。Ｎ
レジスタ１０は繰り返し右にシフトし、一度に１ビッ
ト、線２６に沿ってＣラッチ１２に１ビット出力するシ
フトレジスタである。また、線２４及びオアゲート１４
によって、Ｎレジスタ１０の内容（Ｎレジスタの各別個
のビット）のオアを取り、線３０上の出力をＲラッチ１
６に与える。データが右にシフトされてＮレジスタ１０
から出て行くにつれて、０が左からシフトされ、空いた
二進位置と入れ替わる。Ｃラッチ１２は、線２８を介し
て入力を制御回路２０に与える。同様に、Ｒラッチ１６
は、線３２を介して制御回路２０に出力を与える。クロ
ック回路２２は、線３４上のクロック入力を、制御回路
２０に与える。
レジスタ１０は、初めに整数累乗値を記憶してある。Ｎ
レジスタ１０は繰り返し右にシフトし、一度に１ビッ
ト、線２６に沿ってＣラッチ１２に１ビット出力するシ
フトレジスタである。また、線２４及びオアゲート１４
によって、Ｎレジスタ１０の内容（Ｎレジスタの各別個
のビット）のオアを取り、線３０上の出力をＲラッチ１
６に与える。データが右にシフトされてＮレジスタ１０
から出て行くにつれて、０が左からシフトされ、空いた
二進位置と入れ替わる。Ｃラッチ１２は、線２８を介し
て入力を制御回路２０に与える。同様に、Ｒラッチ１６
は、線３２を介して制御回路２０に出力を与える。クロ
ック回路２２は、線３４上のクロック入力を、制御回路
２０に与える。
【００１９】制御回路２０は、線３６、３８、４０、４
２及び４４を介して、乗算器５４を通過するデータ流を
制御する。具体的には、Ｍレジスタ４６をＡレジスタ４
８と共に用いて、制御回路２０からの制御線３６、３
８、４０、４２及び４４にしたがって、整数累乗計算を
行なう。最初に、Ｍレジスタ４６は「１」を記憶してい
る。Ａレジスタ４８は最初に基数値を記憶している。制
御回路２０の制御の下で、マルチプレクサ５０を介して
Ｂレジスタ５２に既にロードされているＭレジスタ４６
の内容に、Ａレジスタ４８の内容を乗算する。また、制
御回路２０の制御の下で、Ａレジスタ４８の内容を、マ
ルチプレクサ５０を介してＢレジスタ５２に置き、それ
自体（Ａレジスタ４８の内容）と乗算する。したがっ
て、マルチプレクサ５０は、制御回路２０の制御の下
で、線５８を介したＭレジスタ４６の内容を線６４を介
してＢレジスタに与えるか、或は、Ａレジスタ４８の内
容を線６２を介して与えることができる。Ｂレジスタの
出力は、線６６を介して乗算器に接続される。同様に、
Ａレジスタ４８の内容は、線６０によって乗算器５４に
接続される。乗算器５４の出力は線５６上に配置され、
制御回路２０の制御の下で、Ａレジスタ４８またはＭレ
ジスタ４６のいずれかに与えられる。言い替えれば、制
御回路２０は、Ｍレジスタ４６及びＡレジスタ４８に入
力されるデータを制御する。
２及び４４を介して、乗算器５４を通過するデータ流を
制御する。具体的には、Ｍレジスタ４６をＡレジスタ４
８と共に用いて、制御回路２０からの制御線３６、３
８、４０、４２及び４４にしたがって、整数累乗計算を
行なう。最初に、Ｍレジスタ４６は「１」を記憶してい
る。Ａレジスタ４８は最初に基数値を記憶している。制
御回路２０の制御の下で、マルチプレクサ５０を介して
Ｂレジスタ５２に既にロードされているＭレジスタ４６
の内容に、Ａレジスタ４８の内容を乗算する。また、制
御回路２０の制御の下で、Ａレジスタ４８の内容を、マ
ルチプレクサ５０を介してＢレジスタ５２に置き、それ
自体（Ａレジスタ４８の内容）と乗算する。したがっ
て、マルチプレクサ５０は、制御回路２０の制御の下
で、線５８を介したＭレジスタ４６の内容を線６４を介
してＢレジスタに与えるか、或は、Ａレジスタ４８の内
容を線６２を介して与えることができる。Ｂレジスタの
出力は、線６６を介して乗算器に接続される。同様に、
Ａレジスタ４８の内容は、線６０によって乗算器５４に
接続される。乗算器５４の出力は線５６上に配置され、
制御回路２０の制御の下で、Ａレジスタ４８またはＭレ
ジスタ４６のいずれかに与えられる。言い替えれば、制
御回路２０は、Ｍレジスタ４６及びＡレジスタ４８に入
力されるデータを制御する。
【００２０】図２は、制御回路２０の動作を整数累乗回
路の残りの回路と共に、フローチャート形式で示したも
のである。ステップ１００は初期化ステップである。ス
テップ１００において、指数をＮレジスタ１０にロード
する。基数値はＡレジスタ４８にロードされる。最初に
Ｍレジスタ４６に１を置く。ステップ１０２では、Ｎレ
ジスタ１０の内容を右に１ビット位置だけシフトする。
シフトしてＮレジスタ１０から出されたビットはＣラッ
チ１２に置かれる。ステップ１０４において、Ｃラッチ
の内容が１の場合、Ｍレジスタ４６の内容をＡレジスタ
の内容４８と乗算する。これはステップ１０６で実行す
る処理である。
路の残りの回路と共に、フローチャート形式で示したも
のである。ステップ１００は初期化ステップである。ス
テップ１００において、指数をＮレジスタ１０にロード
する。基数値はＡレジスタ４８にロードされる。最初に
Ｍレジスタ４６に１を置く。ステップ１０２では、Ｎレ
ジスタ１０の内容を右に１ビット位置だけシフトする。
シフトしてＮレジスタ１０から出されたビットはＣラッ
チ１２に置かれる。ステップ１０４において、Ｃラッチ
の内容が１の場合、Ｍレジスタ４６の内容をＡレジスタ
の内容４８と乗算する。これはステップ１０６で実行す
る処理である。
【００２１】再び図１を参照して、Ｍレジスタ４６の内
容を、線５８を介してマルチプレクサ５０に、そして線
６４を通じてＢレジスタ５２にロードすることによっ
て、ステップ１０６を実行する。乗算器５４は、線６６
からのＢレジスタ５２の内容を、線６０からのＡレジス
タの内容と乗算する。乗算器５４の出力は線５６に与え
られ、Ｍレジスタ４６に戻される。次にプロセスはステ
ップ１０８に進む。また、Ｃラッチの内容が０の場合
（ステップ１０４）、図示のように、プロセスは、直接
ステップ１０８へ進む。
容を、線５８を介してマルチプレクサ５０に、そして線
６４を通じてＢレジスタ５２にロードすることによっ
て、ステップ１０６を実行する。乗算器５４は、線６６
からのＢレジスタ５２の内容を、線６０からのＡレジス
タの内容と乗算する。乗算器５４の出力は線５６に与え
られ、Ｍレジスタ４６に戻される。次にプロセスはステ
ップ１０８に進む。また、Ｃラッチの内容が０の場合
（ステップ１０４）、図示のように、プロセスは、直接
ステップ１０８へ進む。
【００２２】ステップ１０８では、制御器は、Ｒラッチ
の内容が１であるか否かを判定する。その内容が１の場
合、乗算器５４において、Ａレジスタをそれ自体と乗算
する。具体的には、Ａレジスタ４８の内容を、線６２を
介してマルチプレクサ５０に、そして線６４を介してＢ
レジスタ５２に与えることによって、これを実行する。
線６０上のＡレジスタ４８の内容は、乗算回路５４によ
って線６６上のＢレジスタ５２の内容（これはＡレジス
タ４８の内容である）と乗算される。ステップ１１０が
完了したなら、プロセスはステップ１０２に戻り、Ｎレ
ジスタをシフトする。
の内容が１であるか否かを判定する。その内容が１の場
合、乗算器５４において、Ａレジスタをそれ自体と乗算
する。具体的には、Ａレジスタ４８の内容を、線６２を
介してマルチプレクサ５０に、そして線６４を介してＢ
レジスタ５２に与えることによって、これを実行する。
線６０上のＡレジスタ４８の内容は、乗算回路５４によ
って線６６上のＢレジスタ５２の内容（これはＡレジス
タ４８の内容である）と乗算される。ステップ１１０が
完了したなら、プロセスはステップ１０２に戻り、Ｎレ
ジスタをシフトする。
【００２３】ステップ１０８に戻り、Ｒラッチの内容が
０の場合、プロセスはステップ１１２に進む。この時点
において、制御回路から完了信号を線１８上に送る。
０の場合、プロセスはステップ１１２に進む。この時点
において、制御回路から完了信号を線１８上に送る。
【００２４】図１の回路がどのように機能するかの簡単
な数値例は、理解の助けとなるであろう。この例は、２
13の計算である。この数値的な例を図３に示す。図３を
参照すると、サイクル１は初期サイクルである。このサ
イクルの間、Ｎレジスタ１０の内容に指数をロードす
る。この例では、指数は１１０１2または１３10であ
る。添字２は、１１０１が二進数形式であることを示
す。この例の目的のために、Ｎレジスタ１０の内容のみ
を二進数形式で示すことにする。他のレジスタの内容は
十進数形式で表される。この例では、基数パラメータは
２10であり、これをＡレジスタ４８にロードする（添字
１０は十進数であることを示す）。「１」をＭレジスタ
４６にロードする。Ｎレジスタ１０の二進位置のオア処
理された内容は、Ｒラッチ１６に示すように、１であ
る。これは初期サイクルなので、Ｃラッチ１２は「ドン
ト・ケア（Ｄｏｎ’ｔ ｃａｒｅ）」である。サイクル
２において、Ｎレジスタ１０の内容を１ビット位置右に
シフトする。左側の空きビット位置には０が入力され
る。シフトして出されたビットは１であり、これはＣラ
ッチ１２に配置される。図２に示したプロセスによれ
ば、Ｃラッチ１２が１を含んでいるので、Ｍレジスタ４
６の内容をＡレジスタ４８の内容と乗算し、Ｍレジスタ
４６に戻して記憶する。この結果、２がＭレジスタに記
憶されることになる。Ｒラッチ１６がまだ１のままなの
で、Ａレジスタ４８の内容をそれ自体と乗算し、Ａレジ
スタ４８に戻して記憶する。したがって、Ａレジスタ４
８の内容はこの時点で４となる。
な数値例は、理解の助けとなるであろう。この例は、２
13の計算である。この数値的な例を図３に示す。図３を
参照すると、サイクル１は初期サイクルである。このサ
イクルの間、Ｎレジスタ１０の内容に指数をロードす
る。この例では、指数は１１０１2または１３10であ
る。添字２は、１１０１が二進数形式であることを示
す。この例の目的のために、Ｎレジスタ１０の内容のみ
を二進数形式で示すことにする。他のレジスタの内容は
十進数形式で表される。この例では、基数パラメータは
２10であり、これをＡレジスタ４８にロードする（添字
１０は十進数であることを示す）。「１」をＭレジスタ
４６にロードする。Ｎレジスタ１０の二進位置のオア処
理された内容は、Ｒラッチ１６に示すように、１であ
る。これは初期サイクルなので、Ｃラッチ１２は「ドン
ト・ケア（Ｄｏｎ’ｔ ｃａｒｅ）」である。サイクル
２において、Ｎレジスタ１０の内容を１ビット位置右に
シフトする。左側の空きビット位置には０が入力され
る。シフトして出されたビットは１であり、これはＣラ
ッチ１２に配置される。図２に示したプロセスによれ
ば、Ｃラッチ１２が１を含んでいるので、Ｍレジスタ４
６の内容をＡレジスタ４８の内容と乗算し、Ｍレジスタ
４６に戻して記憶する。この結果、２がＭレジスタに記
憶されることになる。Ｒラッチ１６がまだ１のままなの
で、Ａレジスタ４８の内容をそれ自体と乗算し、Ａレジ
スタ４８に戻して記憶する。したがって、Ａレジスタ４
８の内容はこの時点で４となる。
【００２５】サイクル３において、Ｎレジスタ１０の内
容を再び右にシフトする。この時、Ｃラッチ１２の内容
は０である。したがって、Ｍレジスタ４６の内容は変化
しない。ここでも、少なくとも１つの「１」がＮレジス
タ１０に含まれているので、Ｒラッチ１６の内容は再び
１である。したがって、Ａレジスタ４８の内容をそれ自
体と乗算し、Ａレジスタ４８に戻して記憶する。この結
果、Ａレジスタ４８には、１６が記憶されることにな
る。
容を再び右にシフトする。この時、Ｃラッチ１２の内容
は０である。したがって、Ｍレジスタ４６の内容は変化
しない。ここでも、少なくとも１つの「１」がＮレジス
タ１０に含まれているので、Ｒラッチ１６の内容は再び
１である。したがって、Ａレジスタ４８の内容をそれ自
体と乗算し、Ａレジスタ４８に戻して記憶する。この結
果、Ａレジスタ４８には、１６が記憶されることにな
る。
【００２６】サイクル４において、Ｎレジスタ１０の内
容を再び１だけシフトする。この時、１がＣラッチ１２
に配置される。その結果、Ｍレジスタ４６の内容をＡレ
ジスタ４８と乗算し、その結果をＭレジスタ４６に再び
配置する。したがって、３２がＭレジスタ４６に記憶さ
れることになる。Ｒラッチ１６の内容が再び１なので、
Ａレジスタ４８の内容をそれ自体と乗算し、Ａレジスタ
４８に再び配置する。この結果、Ａレジスタ４８に２５
６が記憶されることになる。
容を再び１だけシフトする。この時、１がＣラッチ１２
に配置される。その結果、Ｍレジスタ４６の内容をＡレ
ジスタ４８と乗算し、その結果をＭレジスタ４６に再び
配置する。したがって、３２がＭレジスタ４６に記憶さ
れることになる。Ｒラッチ１６の内容が再び１なので、
Ａレジスタ４８の内容をそれ自体と乗算し、Ａレジスタ
４８に再び配置する。この結果、Ａレジスタ４８に２５
６が記憶されることになる。
【００２７】サイクル５では、Ｎレジスタ１０の内容を
再び１ビット右にシフトする。この結果、Ｃラッチ１２
には１が入り、したがって、Ｍレジスタ４６の内容を再
びＡレジスタ４８の内容と乗算し、その結果８１９２が
Ｍレジスタ４６に記憶されることになる。Ｎレジスタの
内容が全て０なので、Ｒラッチ１６の内容は０となる。
したがって、制御回路２０は完了信号を送出する。この
整数累乗処理の結果はＭレジスタ４６に配置されてお
り、それは８１９２である。
再び１ビット右にシフトする。この結果、Ｃラッチ１２
には１が入り、したがって、Ｍレジスタ４６の内容を再
びＡレジスタ４８の内容と乗算し、その結果８１９２が
Ｍレジスタ４６に記憶されることになる。Ｎレジスタの
内容が全て０なので、Ｒラッチ１６の内容は０となる。
したがって、制御回路２０は完了信号を送出する。この
整数累乗処理の結果はＭレジスタ４６に配置されてお
り、それは８１９２である。
【００２８】整数累乗の二進表現が最上位ビット位置に
１を有していなければ、Ｎレジスタ１０がすべて０にな
ると、即ち、ヌル状態になると直ちに、制御器２０は線
１８上に処理完了を指示することになる。この結果、必
要な全ての乗算が既に完了しているので、Ｎレジスタ１
０内の全てのビット位置をシフトする前に、完了の指示
が出されることになる。
１を有していなければ、Ｎレジスタ１０がすべて０にな
ると、即ち、ヌル状態になると直ちに、制御器２０は線
１８上に処理完了を指示することになる。この結果、必
要な全ての乗算が既に完了しているので、Ｎレジスタ１
０内の全てのビット位置をシフトする前に、完了の指示
が出されることになる。
【００２９】
【発明の効果】以上、本発明を一実施例の構成及び動作
と共に説明したところから明らかなように、本発明は、
整数累乗処理を高速に実行することができるという格別
の効果を奏する。
と共に説明したところから明らかなように、本発明は、
整数累乗処理を高速に実行することができるという格別
の効果を奏する。
【図１】本発明に係る整数累乗回路の一実施例のブロッ
ク図。
ク図。
【図２】図１の制御回路の動作を示すフローチャート。
【図３】図１の回路の動作例を示す図。
１０ Ｎレジスタ １２ Ｃラッチ １４ オアゲート １６ Ｒラッチ ２０ 制御回路 ２２ クロック回路 ４６ Ｍレジスタ ４８ Ａレジスタ ５０ マルチプレクサ ５２ Ｂレジスタ５２ ５４ 乗算器
Claims (11)
- 【請求項１】 整数累乗処理を行なうための算術回路で
あって、 （ａ）初めに指数データを記憶する第１のレジスタ手段
と、 （ｂ）初めに基数データを記憶する第２のレジスタと、 （ｃ）前記第２のレジスタ手段内のデータと第３のレジ
スタ手段内のデータとを乗算する乗算手段と、 （ｄ）第１のレジスタ手段のデータを繰り返しシフトさ
せる制御手段であって、前記第１のレジスタ手段内の残
りのデータが算術処理完了を示し、その時点で完了信号
を発生するまで、各繰り返しにおいて、（１）前記第１
のレジスタ手段からシフトされたデータに応じて、前記
第２のレジスタ手段のデータを前記第３のレジスタ手段
のデータと乗算して、その結果を前記第３のレジスタ手
段に記憶し、（２）前記第２のレジスタ手段のデータを
それ自身と乗算し、その結果を前記第２のレジスタ手段
に記憶させる制御手段と、を具備することを特徴とする
算術回路。 - 【請求項２】 請求項１に記載の算術回路において、前
記制御手段は、更に、前記第１のレジスタ手段のデータ
内容のオアを取る手段を備えていることを特徴とする算
術回路。 - 【請求項３】 請求項２に記載の算術回路において、前
記制御手段は、更に、前記オア処理手段からの結果を記
憶する第１のラッチを備えていることを特徴とする算術
回路。 - 【請求項４】 請求項３に記載の算術回路において、前
記制御手段は、更に、前記第１のラッチの内容が０の時
前記完了信号を発生する手段を備えていることを特徴と
する算術回路。 - 【請求項５】 請求項４に記載の算術回路において、前
記制御手段は、更に、前記第１のレジスタ手段からシフ
トされたデータを記憶するための第２のラッチを備えて
いることを特徴とする算術回路。 - 【請求項６】 請求項５に記載の算術回路において、前
記乗算手段は、乗算結果を記憶するための結果レジスタ
を備えていることを特徴とする算術回路。 - 【請求項７】 請求項６に記載の算術回路において、前
記乗算手段は、更に、前記結果レジスタと前記第２のレ
ジスタとを接続してデータを前記第３のレジスタに供給
するマルチプレクサを備えていることを特徴とする算術
回路。 - 【請求項８】 整数累乗算術処理を行なうための算術回
路であって、 （ａ）初めに指数データを記憶するための第１のレジス
タと、 （ｂ）初めに基数データを記憶するための第２のレジス
タと、 （ｃ）前記第２のレジスタ内の前記基数データを乗算
し、累積結果を第３のレジスタに保持するための乗算手
段と、 （ｄ）前記第１のレジスタ手段からシフトされたデータ
にしたがって、前記乗算手段内の選択的な基数データの
乗算値を累積し、前記第１のレジスタ手段のデータがヌ
ル状態のときに完了信号を提供するための制御手段と、
を具備することを特徴とする算術回路。 - 【請求項９】 第１のレジスタと第２のレジスタと第３
のレジスタを有する乗算回路とを備える算術回路におい
て整数累乗処理を行なうための方法であって、 （１）前記第１のレジスタに指数データを記憶するステ
ップと、 （２）前記第２のレジスタに基数データを記憶するステ
ップと、 （３）第１のレジスタのデータを繰り返しシフトするス
テップと、 （４）各繰り返し毎に、 （Ａ）前記第１のレジスタからシフトするデータに応じ
て、第２のレジスタのデータを前記第３のレジスタのデ
ータと選択的に乗算して、その結果を前記第３のレジス
タに記憶し、及び、 （Ｂ）前記第２のレジスタのデータをそれ自体と乗算
し、その結果を前記第２のレジスタに記憶するステップ
と、 （５）前記第１のレジスタ内に残っているデータが整数
累乗処理の完了を指示するときに完了信号を発生するス
テップと、を含むことを特徴とする方法。 - 【請求項１０】 請求項９に記載の方法において、前記
ステップ（１）は、１を前記第３のレジスタに記憶する
ステップを更に含むことを特徴とする方法。 - 【請求項１１】 請求項１０に記載の方法において、前
記ステップ（５）は、更に、前記第１のレジスタ内に残
っている内容のオアを取り、オアを取った結果が０のと
きに前記完了信号を発生するステップを含むことを特徴
とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/807,305 US5195052A (en) | 1991-12-13 | 1991-12-13 | Circuit and method for performing integer power operations |
| US807305 | 1991-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250146A true JPH05250146A (ja) | 1993-09-28 |
Family
ID=25196061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301242A Pending JPH05250146A (ja) | 1991-12-13 | 1992-11-11 | 整数累乗処理を行なうための回路及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5195052A (ja) |
| EP (1) | EP0550188A3 (ja) |
| JP (1) | JPH05250146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974436A (en) * | 1997-04-10 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Execution processor for carrying out power calculation |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420809A (en) * | 1993-11-30 | 1995-05-30 | Texas Instruments Incorporated | Method of operating a data processing apparatus to compute correlation |
| US5623527A (en) * | 1996-01-30 | 1997-04-22 | Hewlett-Packard Company | Method and apparatus for determining an integer power of a floating point number |
| DE19709106A1 (de) * | 1997-03-06 | 1998-09-10 | Philips Patentverwaltung | Rechenschaltung zum Berechnen eines Quadrats |
| US5926406A (en) * | 1997-04-30 | 1999-07-20 | Hewlett-Packard, Co. | System and method for calculating floating point exponential values in a geometry accelerator |
| US5912830A (en) * | 1997-04-30 | 1999-06-15 | Hewlett-Packard Co. | System and method for conditionally calculating exponential values in a geometry accelerator |
| US6044389A (en) * | 1997-12-29 | 2000-03-28 | Quantum Corporation | System for computing the multiplicative inverse of a field element for galois fields without using tables |
| GB2355087B (en) * | 1999-10-08 | 2003-12-17 | Mitel Corp | Method & apparatus for calculating energy in A-law or Á-law encoded speech signals |
| US6766346B2 (en) | 1999-11-30 | 2004-07-20 | Mosaid Technologies Incorporation | System and method for computing a square of a number |
| US6779015B1 (en) * | 2000-06-22 | 2004-08-17 | Sony Corporation | Method for implementation of power calculation on a fixed-point processor using table lookup and linear approximation |
| US6748412B2 (en) * | 2001-09-26 | 2004-06-08 | Intel Corporation | Square-and-multiply exponent processor |
| JP2004151234A (ja) * | 2002-10-29 | 2004-05-27 | Canon Inc | べき乗演算装置 |
| US7249154B2 (en) * | 2003-10-14 | 2007-07-24 | Agilent Technologies, Inc. | Method and apparatus for producing an exponential signal |
| JP2009008993A (ja) * | 2007-06-29 | 2009-01-15 | Nec Electronics Corp | べき乗剰余演算器及びその制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211643A (en) * | 1981-06-22 | 1982-12-25 | Fujitsu Ltd | Power calculating device |
| JPS58223847A (ja) * | 1982-06-21 | 1983-12-26 | Sharp Corp | 整数べき乗演算装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051733B2 (ja) * | 1977-11-19 | 1985-11-15 | 日本電気株式会社 | 指数関数演算装置 |
| US4229801A (en) * | 1978-12-11 | 1980-10-21 | Data General Corporation | Floating point processor having concurrent exponent/mantissa operation |
| JPS56147241A (en) * | 1980-04-15 | 1981-11-16 | Casio Comput Co Ltd | Operation system |
| SU1179327A1 (ru) * | 1984-04-21 | 1985-09-15 | Предприятие П/Я В-8751 | Устройство дл возведени в степень |
| SU1246092A1 (ru) * | 1984-10-29 | 1986-07-23 | Glazachev Aleksandr | Устройство дл возведени в степень |
| JPS61141033A (ja) * | 1984-12-14 | 1986-06-28 | Hitachi Ltd | 演算処理装置 |
| US4787056A (en) * | 1986-03-26 | 1988-11-22 | Rca Licensing Corporation | Apparatus for estimating the square of digital samples |
| JPS62256129A (ja) * | 1986-04-30 | 1987-11-07 | Sony Corp | 演算処理装置 |
| SU1411740A1 (ru) * | 1986-05-15 | 1988-07-23 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Устройство дл вычислени экспоненциальной функции |
| JPH0283728A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | 浮動小数点乗算装置 |
-
1991
- 1991-12-13 US US07/807,305 patent/US5195052A/en not_active Expired - Fee Related
-
1992
- 1992-11-11 JP JP4301242A patent/JPH05250146A/ja active Pending
- 1992-12-11 EP EP19920311360 patent/EP0550188A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211643A (en) * | 1981-06-22 | 1982-12-25 | Fujitsu Ltd | Power calculating device |
| JPS58223847A (ja) * | 1982-06-21 | 1983-12-26 | Sharp Corp | 整数べき乗演算装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974436A (en) * | 1997-04-10 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Execution processor for carrying out power calculation |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0550188A3 (en) | 1993-09-01 |
| EP0550188A2 (en) | 1993-07-07 |
| US5195052A (en) | 1993-03-16 |
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