JPH05252019A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH05252019A JPH05252019A JP3053935A JP5393591A JPH05252019A JP H05252019 A JPH05252019 A JP H05252019A JP 3053935 A JP3053935 A JP 3053935A JP 5393591 A JP5393591 A JP 5393591A JP H05252019 A JPH05252019 A JP H05252019A
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 7
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- 101150113941 trt1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【目的】 伝播遅延時間の短縮化を可能とする。
【構成】 差動増幅器10の出力Ｖ1 をＰＭＯＳトランジ
スタＴ1 のゲートに接続するとともに容量Ｃを介してバ
イポーラトランジスタＱ3 のベースに接続する。さら
に、バイアス電圧発生回路40などを設けてバイポーラト
ランジスタＱ3 の動作の高速化を図る。
スタＴ1 のゲートに接続するとともに容量Ｃを介してバ
イポーラトランジスタＱ3 のベースに接続する。さら
に、バイアス電圧発生回路40などを設けてバイポーラト
ランジスタＱ3 の動作の高速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタカッ
プルドロジック）信号をＴＴＬ（トランジスタトランジ
スタロジック）またはＣＭＯＳ（相補型ＭＯＳトランジ
スタ）レベルに変換するレベル回路回路に利用され、特
に、ＢｉＣＭＯＳ技術を用いたレベル変換回路に関す
る。
プルドロジック）信号をＴＴＬ（トランジスタトランジ
スタロジック）またはＣＭＯＳ（相補型ＭＯＳトランジ
スタ）レベルに変換するレベル回路回路に利用され、特
に、ＢｉＣＭＯＳ技術を用いたレベル変換回路に関す
る。
【０００２】
【従来の技術】従来、ＢｉＣＭＯＳ技術を用いたレベル
変換回路は、図５に示すように、ＮＰＮ型のバイポーラ
トランジスタＱ1 およびＱ2 で構成された差動増幅器10
と、この真および補の信号をゲートで受けるＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う。）Ｔ1 およびＴ2 、ならびにそれぞれＰＭＯＳトラ
ンジスタＴ1 およびＴ2 のドレイン端子に接続されたＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという。）Ｔ3 およびＴ4 よりなるカレントミラー
回路とで構成されていた。
変換回路は、図５に示すように、ＮＰＮ型のバイポーラ
トランジスタＱ1 およびＱ2 で構成された差動増幅器10
と、この真および補の信号をゲートで受けるＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う。）Ｔ1 およびＴ2 、ならびにそれぞれＰＭＯＳトラ
ンジスタＴ1 およびＴ2 のドレイン端子に接続されたＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという。）Ｔ3 およびＴ4 よりなるカレントミラー
回路とで構成されていた。
【０００３】この従来回路の動作は次の通りである。い
ま、入力ＶI が基準電圧ＶR に対し高レベルにあるとす
ると、バイポーラトランジスタＱ1 が導通しバイポーラ
トランジスタＱ2 が非導通となる。この結果、抵抗Ｒ1
に電圧降下が生じ、ＰＭＯＳトランジスタＴ1 のゲート
が低レベルに駆動されるのでＰＭＯＳトランジスタＴ1
が導通する。逆に、抵抗Ｒ2 には電圧降下が生じないの
でＰＭＯＳトランジスタＴ2 のゲートは電源ＶCCレベル
となりＰＭＯＳトランジスタＴ2 は非導通となる。これ
よりＮＭＯＳトランジスタＴ3 およびＴ4 のゲート電圧
が高レベルとなり、出力ＶO はＮＭＯＳトランジスタＴ
4 が導通した結果ＧＮＤ（接地電位）レベルとなる。
ま、入力ＶI が基準電圧ＶR に対し高レベルにあるとす
ると、バイポーラトランジスタＱ1 が導通しバイポーラ
トランジスタＱ2 が非導通となる。この結果、抵抗Ｒ1
に電圧降下が生じ、ＰＭＯＳトランジスタＴ1 のゲート
が低レベルに駆動されるのでＰＭＯＳトランジスタＴ1
が導通する。逆に、抵抗Ｒ2 には電圧降下が生じないの
でＰＭＯＳトランジスタＴ2 のゲートは電源ＶCCレベル
となりＰＭＯＳトランジスタＴ2 は非導通となる。これ
よりＮＭＯＳトランジスタＴ3 およびＴ4 のゲート電圧
が高レベルとなり、出力ＶO はＮＭＯＳトランジスタＴ
4 が導通した結果ＧＮＤ（接地電位）レベルとなる。
【０００４】同様に、入力ＶI が低レベルの場合、ＰＭ
ＯＳトランジスタＴ2 が導通、ＮＭＯＳトランジスタＴ
4 が非導通となる結果、出力ＶO はＶCCレベルの高レベ
ルとなる。
ＯＳトランジスタＴ2 が導通、ＮＭＯＳトランジスタＴ
4 が非導通となる結果、出力ＶO はＶCCレベルの高レベ
ルとなる。
【０００５】すなわち、本回路によりＥＣＬレベルの入
力ＶI の高、低レベルに応じて出力ＶO にはＣＭＯＳレ
ベルを発生し、レベル変換を行うことができる。なお、
図５においてＩ1 は定電流源、20はＢｉＣＭＯＳゲート
およびＶOTはＢｉＣＭＯＳゲート20の出力である。
力ＶI の高、低レベルに応じて出力ＶO にはＣＭＯＳレ
ベルを発生し、レベル変換を行うことができる。なお、
図５においてＩ1 は定電流源、20はＢｉＣＭＯＳゲート
およびＶOTはＢｉＣＭＯＳゲート20の出力である。
【０００６】
【発明が解決しようとする課題】この従来のレベル変換
回路では、図５に示すように、出力ＶO を駆動するトラ
ンジスタとしてＰＭＯＳトランジスタＴ2 とＮＭＯＳト
ランジスタＴ4 とを用いている。このとき、出力Ｖ0 が
低レベルから高レベルに遷移する場合には、ＰＭＯＳト
ランジスタＴ2 のゲートを抵抗Ｒ2 に立つ電圧で駆動す
るので高速に動作する。しかし、出力ＶO が高レベルか
ら低レベルに遷移する場合には、抵抗Ｒ1に立つ電圧を
一たんＰＭＯＳトランジスタＴ1 とＮＭＯＳトランジス
タＴ3 よりなるインバータ回路で受けた後、ＮＭＯＳト
ランジスタＴ4 のゲートに印加されるので、伝播遅延時
間が大きくなる欠点があった。
回路では、図５に示すように、出力ＶO を駆動するトラ
ンジスタとしてＰＭＯＳトランジスタＴ2 とＮＭＯＳト
ランジスタＴ4 とを用いている。このとき、出力Ｖ0 が
低レベルから高レベルに遷移する場合には、ＰＭＯＳト
ランジスタＴ2 のゲートを抵抗Ｒ2 に立つ電圧で駆動す
るので高速に動作する。しかし、出力ＶO が高レベルか
ら低レベルに遷移する場合には、抵抗Ｒ1に立つ電圧を
一たんＰＭＯＳトランジスタＴ1 とＮＭＯＳトランジス
タＴ3 よりなるインバータ回路で受けた後、ＮＭＯＳト
ランジスタＴ4 のゲートに印加されるので、伝播遅延時
間が大きくなる欠点があった。
【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、伝播遅延時間の短縮化を図ったレベル変換回
路を提供することにある。
とにより、伝播遅延時間の短縮化を図ったレベル変換回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、互いにエミッ
タが共通に接続された第一および第二のバイポーラトラ
ンジスタを含み構成された差動増幅器と、この差動増幅
器の出力のレベルをＴＴＬレベルに変換する変換手段と
を備えたレベル変換回路において、前記変換手段は、ゲ
ートが前記差動増幅器の出力に接続された第一の絶縁ゲ
ート型電界効果トランジスタと、ベースが容量を介して
前記差動増幅器の出力に接続された第三のバイポーラト
ランジスタとが直列接続され第一および第二の電源間に
接続されたインバータ回路を含むことを特徴とする。
タが共通に接続された第一および第二のバイポーラトラ
ンジスタを含み構成された差動増幅器と、この差動増幅
器の出力のレベルをＴＴＬレベルに変換する変換手段と
を備えたレベル変換回路において、前記変換手段は、ゲ
ートが前記差動増幅器の出力に接続された第一の絶縁ゲ
ート型電界効果トランジスタと、ベースが容量を介して
前記差動増幅器の出力に接続された第三のバイポーラト
ランジスタとが直列接続され第一および第二の電源間に
接続されたインバータ回路を含むことを特徴とする。
【０００９】また、本発明は、前記第三のバイポーラト
ランジスタにある一定の直流電流を常に流すために、そ
のベースに接続されたバイアス電圧発生回路を含むこと
ができる。
ランジスタにある一定の直流電流を常に流すために、そ
のベースに接続されたバイアス電圧発生回路を含むこと
ができる。
【００１０】また、本発明は、第四のバイポーラトラン
ジスタを含み構成され、入力が前記差動増幅器の出力に
接続され出力が前記第一の絶縁ゲート型電界効果トラン
ジスタのゲートに接続された第一のエミッタホロワ回路
を含むことができる。
ジスタを含み構成され、入力が前記差動増幅器の出力に
接続され出力が前記第一の絶縁ゲート型電界効果トラン
ジスタのゲートに接続された第一のエミッタホロワ回路
を含むことができる。
【００１１】また、本発明は、第五のバイポーラトラン
ジスタを含み構成され、入力が前記容量の他端に接続さ
れ出力が前記第三のバイポーラトランジスタのベースに
接続された第二のエミッタホロワ回路を含むことができ
る。
ジスタを含み構成され、入力が前記容量の他端に接続さ
れ出力が前記第三のバイポーラトランジスタのベースに
接続された第二のエミッタホロワ回路を含むことができ
る。
【００１２】
【作用】レベル変換を行うインバータ回路は、例えば、
ＰＭＯＳトランジスタとＮＰＮ型のバイポーラトランジ
スタの直列接続回路で構成され、差動増幅器の出力は直
接ＰＭＯＳトランジスタのゲートに接続されるとともに
容量を介してバイポーラトランジスタのベースに接続さ
れているので、差動増幅器の出力の変化は直ちにＰＭＯ
Ｓトランジスタおよびバイポーラトランジスタに伝わ
り、伝播遅延時間を短縮することが可能となる。
ＰＭＯＳトランジスタとＮＰＮ型のバイポーラトランジ
スタの直列接続回路で構成され、差動増幅器の出力は直
接ＰＭＯＳトランジスタのゲートに接続されるとともに
容量を介してバイポーラトランジスタのベースに接続さ
れているので、差動増幅器の出力の変化は直ちにＰＭＯ
Ｓトランジスタおよびバイポーラトランジスタに伝わ
り、伝播遅延時間を短縮することが可能となる。
【００１３】また、バイポーラトランジスタには常に回
路の動作に影響しない程度の微小直流電流を流しておく
ことにより、バイポーラトランジスタの立ち上りをよく
することで伝播遅延時間をより短縮化できる。
路の動作に影響しない程度の微小直流電流を流しておく
ことにより、バイポーラトランジスタの立ち上りをよく
することで伝播遅延時間をより短縮化できる。
【００１４】さらに、差動増幅器の出力を駆動能力の高
い第一のエミッタホロワ回路を介してインバータ回路に
入力すること、容量の出力を第二のエミッタホロワ回路
を介してバイポーラトランジスタのベースに入力するこ
とによっても、バイポーラトランジスタの動作を高速化
でき、伝播遅延時間の一層の短縮化が可能となる。
い第一のエミッタホロワ回路を介してインバータ回路に
入力すること、容量の出力を第二のエミッタホロワ回路
を介してバイポーラトランジスタのベースに入力するこ
とによっても、バイポーラトランジスタの動作を高速化
でき、伝播遅延時間の一層の短縮化が可能となる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、互いにエミッタが共通接続され
定電流源Ｉ1 を介して接地電位ＧＮＤに接続され、ベー
スが入力ＶI にコレクタが抵抗Ｒ1 を介して電源ＶCCそ
れぞれ接続された第一のＮＰＮ型のバイポーラトランジ
スタＱ1 、およびベースが基準電圧ＶR にコレクタが抵
抗Ｒ2 を介して電源ＶCCにそれぞれ接続された第二のＮ
ＰＮ型のバイポーラトランジスタＱ2 から構成された差
動増幅器10を備えたレベル変換回路において、
ある。本第一実施例は、互いにエミッタが共通接続され
定電流源Ｉ1 を介して接地電位ＧＮＤに接続され、ベー
スが入力ＶI にコレクタが抵抗Ｒ1 を介して電源ＶCCそ
れぞれ接続された第一のＮＰＮ型のバイポーラトランジ
スタＱ1 、およびベースが基準電圧ＶR にコレクタが抵
抗Ｒ2 を介して電源ＶCCにそれぞれ接続された第二のＮ
ＰＮ型のバイポーラトランジスタＱ2 から構成された差
動増幅器10を備えたレベル変換回路において、
【００１７】本発明の特徴とするところの、ソースが電
源ＶCCにゲートが差動増幅器の出力Ｖ1 （バイポーラト
ランジスタＱ1 のコレクタ）にそれぞれ接続された第一
の絶縁ゲート型電界効果トランジスタとしてのＰＭＯＳ
トランジスタＴ1 、およびコレクタがＰＭＯＳトランジ
スタのドレインにベースが容量Ｃを介して差動増幅器の
出力Ｖ1 にエミッタが接地電位ＧＮＤにそれぞれ接続さ
れた第三のＮＰＮ型のバイポーラトランジスタＱ3 とか
ら構成され、ＰＭＯＳトランジスタＴ1 とバイポーラト
ランジスタＱ3 との共通接続点より出力ＶO が取り出さ
れたインバータ回路30と、コレクタが電源ＶCCに接続さ
れ、ベースが基準電源ＶRQに接続され、エミッタが抵抗
Ｒ3 を介して接地電位ＧＮＤに接続されるとともにバイ
ポーラトランジスタＱ3 のベースに接続されたＮＰＮ型
のバイポーラトランジスタＱ4 から構成されたバイアス
電圧発生回路40とを備えている。
源ＶCCにゲートが差動増幅器の出力Ｖ1 （バイポーラト
ランジスタＱ1 のコレクタ）にそれぞれ接続された第一
の絶縁ゲート型電界効果トランジスタとしてのＰＭＯＳ
トランジスタＴ1 、およびコレクタがＰＭＯＳトランジ
スタのドレインにベースが容量Ｃを介して差動増幅器の
出力Ｖ1 にエミッタが接地電位ＧＮＤにそれぞれ接続さ
れた第三のＮＰＮ型のバイポーラトランジスタＱ3 とか
ら構成され、ＰＭＯＳトランジスタＴ1 とバイポーラト
ランジスタＱ3 との共通接続点より出力ＶO が取り出さ
れたインバータ回路30と、コレクタが電源ＶCCに接続さ
れ、ベースが基準電源ＶRQに接続され、エミッタが抵抗
Ｒ3 を介して接地電位ＧＮＤに接続されるとともにバイ
ポーラトランジスタＱ3 のベースに接続されたＮＰＮ型
のバイポーラトランジスタＱ4 から構成されたバイアス
電圧発生回路40とを備えている。
【００１８】そして、インバータ回路30の出力ＶO は、
出力ＶOTを出力するＢｉＣＭＯＳゲート20の入力に接続
される。
出力ＶOTを出力するＢｉＣＭＯＳゲート20の入力に接続
される。
【００１９】次に、本実施例の動作について説明する。
【００２０】バイポーラトランジスタＱ1 およびＱ2 で
構成される差動増幅器10の出力Ｖ1が負荷としての抵抗
Ｒ1 に発生する。出力Ｖ1 の電圧値Ｖ1 はＲ1 ×Ｉ
1 （Ｒ1は抵抗Ｒ1 の抵抗値、Ｉ1 は定電流源Ｉ1 の電
流値）で決まり、通常次段ＰＭＯＳトランジスタＴ1 の
しきい値電圧より十分大きな値として約 1.5Ｖに設定さ
れる。出力段はＰＭＯＳトランジスタＴ1 とバイポーラ
トランジスタＱ3 とが直列接続されており、バイポーラ
トランジスタＱ3 のベースにはバイポーラトランジスタ
Ｑ3 が所定の電流を直流的に流れるようにバイアス電圧
発生回路40の出力が接続される。バイポーラトランジス
タＱ3 の直流電流は、コレクタ端子における出力ＶO が
直流的に安定状態を保てる程度として、約 100μＡが選
ばれる。差動増幅器10の出力Ｖ1 は直接ＰＭＯＳトラン
ジスタＴ1 のゲートを駆動すると同時に容量Ｃを介して
バイポーラトランジスタＱ3 のベースを駆動する。
構成される差動増幅器10の出力Ｖ1が負荷としての抵抗
Ｒ1 に発生する。出力Ｖ1 の電圧値Ｖ1 はＲ1 ×Ｉ
1 （Ｒ1は抵抗Ｒ1 の抵抗値、Ｉ1 は定電流源Ｉ1 の電
流値）で決まり、通常次段ＰＭＯＳトランジスタＴ1 の
しきい値電圧より十分大きな値として約 1.5Ｖに設定さ
れる。出力段はＰＭＯＳトランジスタＴ1 とバイポーラ
トランジスタＱ3 とが直列接続されており、バイポーラ
トランジスタＱ3 のベースにはバイポーラトランジスタ
Ｑ3 が所定の電流を直流的に流れるようにバイアス電圧
発生回路40の出力が接続される。バイポーラトランジス
タＱ3 の直流電流は、コレクタ端子における出力ＶO が
直流的に安定状態を保てる程度として、約 100μＡが選
ばれる。差動増幅器10の出力Ｖ1 は直接ＰＭＯＳトラン
ジスタＴ1 のゲートを駆動すると同時に容量Ｃを介して
バイポーラトランジスタＱ3 のベースを駆動する。
【００２１】いま、差動増幅器10の出力Ｖ1 が低レベル
とする。ＰＭＯＳトランジスタＴ1のゲートにはＶCCよ
り 1.5Ｖ低い電圧が入りＰＭＯＳトランジスタＴ1 が導
通する。前述の通りバイポーラトランジスタＱ3 は定常
的に 100μＡの電流を流しているが、ＰＭＯＳトランジ
スタＴ1 の導通抵抗を１ＫΩ以下の十分低い値に設定し
ているので、出力ＶO のレベルは高々 100μＡ×１ＫΩ
＝ 0.1ＶだけＶCC＝５Ｖより下るだけで約 4.9Ｖの高レ
ベルとなる。
とする。ＰＭＯＳトランジスタＴ1のゲートにはＶCCよ
り 1.5Ｖ低い電圧が入りＰＭＯＳトランジスタＴ1 が導
通する。前述の通りバイポーラトランジスタＱ3 は定常
的に 100μＡの電流を流しているが、ＰＭＯＳトランジ
スタＴ1 の導通抵抗を１ＫΩ以下の十分低い値に設定し
ているので、出力ＶO のレベルは高々 100μＡ×１ＫΩ
＝ 0.1ＶだけＶCC＝５Ｖより下るだけで約 4.9Ｖの高レ
ベルとなる。
【００２２】次に差動増幅器10の出力Ｖ1 が高レベルに
遷移したとする。ＰＭＯＳトランジスタＴ1 は瞬時に非
導通となり、出力ＶO は低レベルに遷移を始める。この
とき容量Ｃがない場合は、バイポーラトランジスタＱ3
の定常電流 100μＡと出力ＶO の端子に寄生する容量と
で決まる時定数で出力ＶO のレベルが低下する。いまこ
の寄生容量をかりに 0.5pFとすると、次段ＢｉＣＭＯＳ
ゲート20のしきい値 2.5Ｖまでの下降時間は、 （4.9 Ｖ−2.5 Ｖ) × 0.5pF/ 0.1 μA ＝12ns と非常に大きな値となる。
遷移したとする。ＰＭＯＳトランジスタＴ1 は瞬時に非
導通となり、出力ＶO は低レベルに遷移を始める。この
とき容量Ｃがない場合は、バイポーラトランジスタＱ3
の定常電流 100μＡと出力ＶO の端子に寄生する容量と
で決まる時定数で出力ＶO のレベルが低下する。いまこ
の寄生容量をかりに 0.5pFとすると、次段ＢｉＣＭＯＳ
ゲート20のしきい値 2.5Ｖまでの下降時間は、 （4.9 Ｖ−2.5 Ｖ) × 0.5pF/ 0.1 μA ＝12ns と非常に大きな値となる。
【００２３】次に、図２を用いて図１の容量Ｃが存在す
る場合の動作について説明する。図２で入力ＶI はＥＣ
Ｌレベル入力であり、高レベルから低レベルに遷移する
と、出力Ｖ1 が低レベルから高レベルに立ち上がる。バ
イポーラトランジスタＱ3 のベース電圧Ｖ2 は容量Ｃを
介して出力Ｖ1 の動きに追随し、ΔＶ2 だけ高レベルに
なり、バイポーラトランジスタＱ3 のコレクタ電流を増
加させることができる。このΔＶ2 の大きさは、容量Ｃ
を除いたバイポーラトランジスタＱ3 のベース端子に寄
生する全容量をＣ0 とし、Ｃ＝ 0.2pF、Ｃ0 ＝１pFと仮
定すると、 ΔＶ2 ＝Ｖ1 ×Ｃ/(Ｃ＋Ｃ0 ）≒ 1.5Ｖ× 0.2pF/(0.2pF ＋１pF）≒0.25Ｖ 程度が期待できる。実際定常状態でのバイポーラトラン
ジスタＱ3 のベース電圧Ｖ2 は 100μＡの動作電流時0.
65Ｖ程度であるが、前記過渡状態ではベース電位Ｖ2 は
0.65Ｖ＋0.25Ｖ＝ 0.9Ｖまで高くすることができる。こ
の結果、一般的にベース−エミッタ間電圧ＶBEとコレク
タ電流ＩC の関係は一般的にＶBEが70mV変化するとＩC
は10倍変化するので、前記250mV の電圧変化は、250mV/
70mV≒3.5より、約103.5 ≒1000倍コレクタ電流を増加
することができる。
る場合の動作について説明する。図２で入力ＶI はＥＣ
Ｌレベル入力であり、高レベルから低レベルに遷移する
と、出力Ｖ1 が低レベルから高レベルに立ち上がる。バ
イポーラトランジスタＱ3 のベース電圧Ｖ2 は容量Ｃを
介して出力Ｖ1 の動きに追随し、ΔＶ2 だけ高レベルに
なり、バイポーラトランジスタＱ3 のコレクタ電流を増
加させることができる。このΔＶ2 の大きさは、容量Ｃ
を除いたバイポーラトランジスタＱ3 のベース端子に寄
生する全容量をＣ0 とし、Ｃ＝ 0.2pF、Ｃ0 ＝１pFと仮
定すると、 ΔＶ2 ＝Ｖ1 ×Ｃ/(Ｃ＋Ｃ0 ）≒ 1.5Ｖ× 0.2pF/(0.2pF ＋１pF）≒0.25Ｖ 程度が期待できる。実際定常状態でのバイポーラトラン
ジスタＱ3 のベース電圧Ｖ2 は 100μＡの動作電流時0.
65Ｖ程度であるが、前記過渡状態ではベース電位Ｖ2 は
0.65Ｖ＋0.25Ｖ＝ 0.9Ｖまで高くすることができる。こ
の結果、一般的にベース−エミッタ間電圧ＶBEとコレク
タ電流ＩC の関係は一般的にＶBEが70mV変化するとＩC
は10倍変化するので、前記250mV の電圧変化は、250mV/
70mV≒3.5より、約103.5 ≒1000倍コレクタ電流を増加
することができる。
【００２４】実際には、バイポーラトランジスタＱ3 の
ベース電流および抵抗Ｒ3 への電流をも供給しなければ
ならないので、ΔＶ2 の変化量は70mV〜100mV であり、
このときのコレクタ電流の変化量は10倍〜20倍の１mA
(＝ 100μＡ×10) 〜２mA (＝100μＡ×20) とすること
ができる。これより出力ＶO の下降時間は先の計算と同
様にして、 （ 4.9Ｖ− 2.5Ｖ）× 0.5pF/(１mA〜２mA) ＝1.2ns 〜0.6ns と大幅に短くすることができる。
ベース電流および抵抗Ｒ3 への電流をも供給しなければ
ならないので、ΔＶ2 の変化量は70mV〜100mV であり、
このときのコレクタ電流の変化量は10倍〜20倍の１mA
(＝ 100μＡ×10) 〜２mA (＝100μＡ×20) とすること
ができる。これより出力ＶO の下降時間は先の計算と同
様にして、 （ 4.9Ｖ− 2.5Ｖ）× 0.5pF/(１mA〜２mA) ＝1.2ns 〜0.6ns と大幅に短くすることができる。
【００２５】図３は本発明の第二実施例を示す回路図で
ある。本第二実施例は、図１の第一実施例では抵抗Ｒ1
で直接容量ＣおよびＰＭＯＳトランジスタＴ1 のゲート
を駆動していたものを、本発明の特徴とするところの、
コレクタが電源ＶCCにベースが差動増幅器10の出力Ｖ1
にエミッタが定電流源Ｉ2 を介して接地電位ＧＮＤにそ
れぞれ接続された第四のＮＰＮ型のバイポーラトランジ
スタＱ5 から構成された第一のエミッタホロワ回路で駆
動できるようにしたものである。この結果駆動能力の高
いエミッタホロワ回路で急速に容量Ｃを駆動できるので
より高速化を計ることができる。
ある。本第二実施例は、図１の第一実施例では抵抗Ｒ1
で直接容量ＣおよびＰＭＯＳトランジスタＴ1 のゲート
を駆動していたものを、本発明の特徴とするところの、
コレクタが電源ＶCCにベースが差動増幅器10の出力Ｖ1
にエミッタが定電流源Ｉ2 を介して接地電位ＧＮＤにそ
れぞれ接続された第四のＮＰＮ型のバイポーラトランジ
スタＱ5 から構成された第一のエミッタホロワ回路で駆
動できるようにしたものである。この結果駆動能力の高
いエミッタホロワ回路で急速に容量Ｃを駆動できるので
より高速化を計ることができる。
【００２６】図４は本発明の第三実施例を示す回路図で
ある。本第三実施例は、図１の第一実施例において、本
発明の特徴とするところの、バイポーラトランジスタＱ
3 のベースを駆動するために、コレクタが電源ＶCCにベ
ースが容量Ｃの他端およびバイポーラトランジスタＱ4
のエミッタにエミッタが抵抗Ｒ4 を介して接地電位ＧＮ
Ｄにそれぞれ接続された第五のＮＰＮ型のバイポーラト
ランジスタＱ6 から構成された第二のエミッタホロワ回
路を設けたものである。なお、バイポーラトランジスタ
Ｑ6 としては２エミッタ型のトランジスタを用い、他の
エミッタは抵抗Ｒ5 を介してバイポーラトランジスタＱ
3 のコレクタに接続し、クランプ用のバイポーラトラン
ジスタＱ7 として用いている。
ある。本第三実施例は、図１の第一実施例において、本
発明の特徴とするところの、バイポーラトランジスタＱ
3 のベースを駆動するために、コレクタが電源ＶCCにベ
ースが容量Ｃの他端およびバイポーラトランジスタＱ4
のエミッタにエミッタが抵抗Ｒ4 を介して接地電位ＧＮ
Ｄにそれぞれ接続された第五のＮＰＮ型のバイポーラト
ランジスタＱ6 から構成された第二のエミッタホロワ回
路を設けたものである。なお、バイポーラトランジスタ
Ｑ6 としては２エミッタ型のトランジスタを用い、他の
エミッタは抵抗Ｒ5 を介してバイポーラトランジスタＱ
3 のコレクタに接続し、クランプ用のバイポーラトラン
ジスタＱ7 として用いている。
【００２７】本第三実施例においては、バイポーラトラ
ンジスタＱ3 のベース電流の供給は、バイポーラトラン
ジスタＱ6 を介して行えるので、容量Ｃで多大のベース
電流を供給する必要がなく、効果的に差動増幅回路10の
出力Ｖ1 の電圧変化をバイポーラトランジスタＱ3 のベ
ース電圧Ｖ2 に伝達することができる。従って、これに
より一層の高速化が計られる。
ンジスタＱ3 のベース電流の供給は、バイポーラトラン
ジスタＱ6 を介して行えるので、容量Ｃで多大のベース
電流を供給する必要がなく、効果的に差動増幅回路10の
出力Ｖ1 の電圧変化をバイポーラトランジスタＱ3 のベ
ース電圧Ｖ2 に伝達することができる。従って、これに
より一層の高速化が計られる。
【００２８】なお、以上の説明において、絶縁ゲート型
電界効果トランジスタとしてＭＯＳトランジスタを取り
上げたけれども、他の絶縁ゲート型電界効果トランジス
タに対しても同様に適用される。
電界効果トランジスタとしてＭＯＳトランジスタを取り
上げたけれども、他の絶縁ゲート型電界効果トランジス
タに対しても同様に適用される。
【００２９】
【発明の効果】以上説明したように、本発明は、差動増
幅器の出力を容量を介してインバータ回路を構成するバ
イポーラトランジスタのベースに伝えることにより、過
渡的にこのバイポーラトランジスタのコレクタ電流を増
加するようにしたので、出力の立下りを速くすることが
でき、伝播遅延時間を短縮できる効果がある。
幅器の出力を容量を介してインバータ回路を構成するバ
イポーラトランジスタのベースに伝えることにより、過
渡的にこのバイポーラトランジスタのコレクタ電流を増
加するようにしたので、出力の立下りを速くすることが
でき、伝播遅延時間を短縮できる効果がある。
【図１】 本発明の第一実施例を示す回路図。
【図２】 図１の動作波形図。
【図３】 本発明の第二の実施例を示す回路図。
【図４】 本発明の第三の実施例を示す回路図。
【図５】 従来例を示す回路図。
10 差動増幅器 20 ＢｉＣＭＯＳゲート 30 インバータ回路 40 バイアス電圧発生回路 Ｃ コンデンサ ＧＮＤ 接地電位 Ｉ1 、Ｉ2 定電流源 Ｑ1 〜Ｑ7 バイポーラトランジスタ Ｒ1 〜Ｒ5 抵抗 Ｔ1 〜Ｔ2 ＰＭＯＳトランジスタ Ｔ3 〜Ｔ4 ＮＭＯＳトランジスタ Ｖ1 （差動増幅器の）出力 Ｖ2 （バイポーラトランジスタＱ3 の）ベース電圧 ＶCC 電源 ＶI 入力 ＶO 、ＶOT 出力 ＶR 、ＶRQ 基準電圧
【手続補正書】
【提出日】平成５年２月１２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (4)
- 【請求項１】 互いにエミッタが共通に接続された第一
および第二のバイポーラトランジスタを含み構成された
差動増幅器と、 この差動増幅器の出力のレベルをＴＴＬレベルに変換す
る変換手段とを備えたレベル変換回路において、 前記変換手段は、 ゲートが前記差動増幅器の出力に接続された第一の絶縁
ゲート型電界効果トランジスタと、ベースが容量を介し
て前記差動増幅器の出力に接続された第三のバイポーラ
トランジスタとが直列接続され第一および第二の電源間
に接続されたインバータ回路を含むことを特徴とするレ
ベル変換回路。 - 【請求項２】 前記第三のバイポーラトランジスタにあ
る一定の直流電流を常に流すために、そのベースに接続
されたバイアス電圧発生回路を含む請求項１に記載のレ
ベル変換回路。 - 【請求項３】 第四のバイポーラトランジスタを含み構
成され、入力が前記差動増幅器の出力に接続され出力が
前記第一の絶縁ゲート型電界効果トランジスタのゲート
に接続された第一のエミッタホロワ回路を含む請求項１
または請求項２に記載のレベル変換回路。 - 【請求項４】 第五のバイポーラトランジスタを含み構
成され、入力が前記容量の他端に接続され出力が前記第
三のバイポーラトランジスタのベースに接続された第二
のエミッタホロワ回路を含む請求項１または請求項２に
記載のレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053935A JP2987971B2 (ja) | 1991-02-26 | 1991-02-26 | レベル変換回路 |
| US07/841,803 US5218244A (en) | 1991-02-26 | 1992-02-26 | Logic level converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053935A JP2987971B2 (ja) | 1991-02-26 | 1991-02-26 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252019A true JPH05252019A (ja) | 1993-09-28 |
| JP2987971B2 JP2987971B2 (ja) | 1999-12-06 |
Family
ID=12956600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053935A Expired - Lifetime JP2987971B2 (ja) | 1991-02-26 | 1991-02-26 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5218244A (ja) |
| JP (1) | JP2987971B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
| FR2762160B1 (fr) * | 1997-04-09 | 1999-12-03 | Commissariat Energie Atomique | Amplificateur de precision pour signaux impulsionnels |
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| US7279924B1 (en) * | 2005-07-14 | 2007-10-09 | Altera Corporation | Equalization circuit cells with higher-order response characteristics |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073728A (en) * | 1987-07-15 | 1991-12-17 | Texas Instruments Incorporated | Active load for ECL type outputs |
| US5027013A (en) * | 1987-11-17 | 1991-06-25 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
-
1991
- 1991-02-26 JP JP3053935A patent/JP2987971B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-26 US US07/841,803 patent/US5218244A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2987971B2 (ja) | 1999-12-06 |
| US5218244A (en) | 1993-06-08 |
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