JPH05252479A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JPH05252479A JPH05252479A JP4049260A JP4926092A JPH05252479A JP H05252479 A JPH05252479 A JP H05252479A JP 4049260 A JP4049260 A JP 4049260A JP 4926092 A JP4926092 A JP 4926092A JP H05252479 A JPH05252479 A JP H05252479A
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- JP
- Japan
- Prior art keywords
- phase
- signal
- voltage
- lockout
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬの位相誤差電圧によってＣＣＤの遅延
量を可変制御する時間軸補正装置において、ＰＬＬがロ
ックされていないことにより生じる異常動作を抑制し、
無信号状態から映像信号が入力された場合でも悪影響な
く安定した再生信号得ることが出来る時間軸補正装置を
目的とする。 【構成】 ロックアウト検出器１０で、位相比較器５と
位相補正回路７及び第１の電圧制御発振器６から成るＰ
ＬＬループのロックアウトを検出し、その検出出力でロ
ックアウトの期間スイッチ回路９を遮断することにより
位相比較器５の位相誤差電圧がＣＣＤ３のクロック信号
発生源となる電圧制御発振器８に供給されるよう構成す
る。
量を可変制御する時間軸補正装置において、ＰＬＬがロ
ックされていないことにより生じる異常動作を抑制し、
無信号状態から映像信号が入力された場合でも悪影響な
く安定した再生信号得ることが出来る時間軸補正装置を
目的とする。 【構成】 ロックアウト検出器１０で、位相比較器５と
位相補正回路７及び第１の電圧制御発振器６から成るＰ
ＬＬループのロックアウトを検出し、その検出出力でロ
ックアウトの期間スイッチ回路９を遮断することにより
位相比較器５の位相誤差電圧がＣＣＤ３のクロック信号
発生源となる電圧制御発振器８に供給されるよう構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオテープレコーダ
等における再生信号のように時間軸変動成分を有する信
号から前記時間軸変動成分を除去する時間軸補正装置に
関するもので、特に電荷結合素子（ＣＣＤ：チャージカ
ップルドデバイス）等のクロックの周波数に応じて遅延
時間が制御される、いわゆるクロック駆動型のアナログ
可変遅延線を用いた時間軸補正装置に関する。
等における再生信号のように時間軸変動成分を有する信
号から前記時間軸変動成分を除去する時間軸補正装置に
関するもので、特に電荷結合素子（ＣＣＤ：チャージカ
ップルドデバイス）等のクロックの周波数に応じて遅延
時間が制御される、いわゆるクロック駆動型のアナログ
可変遅延線を用いた時間軸補正装置に関する。
【０００２】
【従来の技術】従来より、映像信号再生装置における記
録媒体からの再生信号に含まれる時間軸変動成分を除去
する手段として、再生信号中に含まれる同期信号をフェ
ースロックドループ（以下ＰＬＬと記す）に入力して、
その位相比較誤差電圧を制御信号として電圧制御発振器
の発振出力を制御し、その発振出力をクロックとして遅
延量が制御されるアナログ可変遅延線を駆動し、その遅
延量を時間軸変動を打ち消す方向に変化させる時間軸補
正方式がある。その概略を図３に示す。
録媒体からの再生信号に含まれる時間軸変動成分を除去
する手段として、再生信号中に含まれる同期信号をフェ
ースロックドループ（以下ＰＬＬと記す）に入力して、
その位相比較誤差電圧を制御信号として電圧制御発振器
の発振出力を制御し、その発振出力をクロックとして遅
延量が制御されるアナログ可変遅延線を駆動し、その遅
延量を時間軸変動を打ち消す方向に変化させる時間軸補
正方式がある。その概略を図３に示す。
【０００３】図３において、映像信号入力端子１より入
力された映像信号は水平同期信号分離回路４及びクロッ
ク駆動型のアナログ可変遅延線で本例では電荷結合素子
（以下ＣＣＤと記す）３にそれぞれ供給される。前記水
平同期信号分離回路４により分離された水平同期信号は
位相比較器５に加えられ、前記水平同期信号と発振周波
数が略同じ周波数の第１の電圧制御発振器６の発振出力
信号と位相比較される。
力された映像信号は水平同期信号分離回路４及びクロッ
ク駆動型のアナログ可変遅延線で本例では電荷結合素子
（以下ＣＣＤと記す）３にそれぞれ供給される。前記水
平同期信号分離回路４により分離された水平同期信号は
位相比較器５に加えられ、前記水平同期信号と発振周波
数が略同じ周波数の第１の電圧制御発振器６の発振出力
信号と位相比較される。
【０００４】前記位相比較器５で位相比較された誤差電
圧は第２の電圧制御発振器８に制御電圧として加えられ
ると供に、位相補正回路７を介して前記第１の電圧制御
発振器６に制御電圧として加えられる。ここで、前記位
相比較器５、位相補正回路７及び第１の電圧制御発振器
６よりなるループはＰＬＬを構成している。前記第２の
電圧制御発振器８の発振信号は前記ＣＣＤ３のクロック
として供給される。
圧は第２の電圧制御発振器８に制御電圧として加えられ
ると供に、位相補正回路７を介して前記第１の電圧制御
発振器６に制御電圧として加えられる。ここで、前記位
相比較器５、位相補正回路７及び第１の電圧制御発振器
６よりなるループはＰＬＬを構成している。前記第２の
電圧制御発振器８の発振信号は前記ＣＣＤ３のクロック
として供給される。
【０００５】従って、前記第２の電圧制御発振器８の発
振信号の周波数変化により前記ＣＣＤ３において、映像
信号はその遅延時間を時間軸変動を補正するように可変
され、時間軸変動を含まない或は改善された信号として
出力端子２に導かれる。このように、図２に示す時間軸
補正回路は、ＰＬＬより得た位相誤差電圧によりＣＣＤ
３の遅延量を可変制御している。
振信号の周波数変化により前記ＣＣＤ３において、映像
信号はその遅延時間を時間軸変動を補正するように可変
され、時間軸変動を含まない或は改善された信号として
出力端子２に導かれる。このように、図２に示す時間軸
補正回路は、ＰＬＬより得た位相誤差電圧によりＣＣＤ
３の遅延量を可変制御している。
【０００６】
【発明が解決しようとする課題】このような従来の装置
では、周知のようにＰＬＬがロックしなければ動作しな
い。また、無信号状態から映像信号が入力された場合
は、ＰＬＬがロックするまでに時間を要す。従って、無
信号状態から映像信号が入力されＰＬＬがロックするま
での期間は、時間軸補正が動作しないばかりか、映像信
号の時間軸変動とは無関係の時間軸変動を与えて再生画
面に悪影響を及ぼすという欠点がある。
では、周知のようにＰＬＬがロックしなければ動作しな
い。また、無信号状態から映像信号が入力された場合
は、ＰＬＬがロックするまでに時間を要す。従って、無
信号状態から映像信号が入力されＰＬＬがロックするま
での期間は、時間軸補正が動作しないばかりか、映像信
号の時間軸変動とは無関係の時間軸変動を与えて再生画
面に悪影響を及ぼすという欠点がある。
【０００７】
【課題を解決するための手段】本発明の時間軸補正装置
は、上記の課題を解決するために、ＰＬＬのロックアウ
トを検出し、そのロックアウト期間ＣＣＤのクロック周
波数を可変する電圧制御発振器に供給されるＰＬＬの位
相誤差電圧を禁止する手段を設け、ＰＬＬがロックされ
ない期間の時間軸補正を禁止するものである。
は、上記の課題を解決するために、ＰＬＬのロックアウ
トを検出し、そのロックアウト期間ＣＣＤのクロック周
波数を可変する電圧制御発振器に供給されるＰＬＬの位
相誤差電圧を禁止する手段を設け、ＰＬＬがロックされ
ない期間の時間軸補正を禁止するものである。
【０００８】
【作用】本発明は上記の構成により、ＰＬＬがロックイ
ンされてからＰＬＬで得られる位相誤差電圧をＣＣＤの
クロック周波数を制御する電圧制御発振器に供給するこ
とで、無信号状態から映像信号が入力された場合にＰＬ
Ｌがロックインされるまでに発生する再生画面の乱れを
抑制することが出来る。
ンされてからＰＬＬで得られる位相誤差電圧をＣＣＤの
クロック周波数を制御する電圧制御発振器に供給するこ
とで、無信号状態から映像信号が入力された場合にＰＬ
Ｌがロックインされるまでに発生する再生画面の乱れを
抑制することが出来る。
【０００９】
【実施例】図１は、本発明の時間軸補正装置の一実施例
を示すブロック図であり、図３に示す従来構成と同一部
分には、同一符号を付している。異なる点は位相比較器
５と位相補償回路７及び第１の電圧制御発振器６から成
るＰＬＬループのロックアウトを検出するロックアウト
検出手段１０を付加し、前記位相比較器５の位相誤差電
圧を前記ロックアウト検出手段１０の出力を制御信号と
するスイッチ回路９を介して第２の電圧制御発振器８に
供給するよう構成することで、前記ＰＬＬがロックされ
ている場合は、前記位相比較器５の位相誤差電圧を前記
第２の電圧制御発振器８に供給し、前記第２の電圧制御
発振器８の発振周波数が制御される。
を示すブロック図であり、図３に示す従来構成と同一部
分には、同一符号を付している。異なる点は位相比較器
５と位相補償回路７及び第１の電圧制御発振器６から成
るＰＬＬループのロックアウトを検出するロックアウト
検出手段１０を付加し、前記位相比較器５の位相誤差電
圧を前記ロックアウト検出手段１０の出力を制御信号と
するスイッチ回路９を介して第２の電圧制御発振器８に
供給するよう構成することで、前記ＰＬＬがロックされ
ている場合は、前記位相比較器５の位相誤差電圧を前記
第２の電圧制御発振器８に供給し、前記第２の電圧制御
発振器８の発振周波数が制御される。
【００１０】つまり、前記ＰＬＬの位相誤差電圧によっ
てＣＣＤ３の遅延量を可変制御するものである。また、
前記ＰＬＬがロックされていない場合は、前記位相比較
器５の位相誤差電圧は前記第２の電圧制御発振器８に供
給されない。この場合、前記第２の電圧制御発振器８の
発振周波数は、ＣＣＤ３の遅延量が予め定められた所定
の値となるように設定されている。
てＣＣＤ３の遅延量を可変制御するものである。また、
前記ＰＬＬがロックされていない場合は、前記位相比較
器５の位相誤差電圧は前記第２の電圧制御発振器８に供
給されない。この場合、前記第２の電圧制御発振器８の
発振周波数は、ＣＣＤ３の遅延量が予め定められた所定
の値となるように設定されている。
【００１１】前記ＰＬＬのロックアウト検出手段１０と
しては、水平同期信号ａと第１の電圧制御発振器６の発
振信号周期の所定期間を波形整形回路１１で波形整形し
たゲート信号ｂをＯＲ回路１２に入力し、その出力信号
ｃを積分器１３で積分した信号ｄを電圧電源１５の出力
電圧を基準とする比較器１４で比較することで、その出
力ｅを得るよう構成している。
しては、水平同期信号ａと第１の電圧制御発振器６の発
振信号周期の所定期間を波形整形回路１１で波形整形し
たゲート信号ｂをＯＲ回路１２に入力し、その出力信号
ｃを積分器１３で積分した信号ｄを電圧電源１５の出力
電圧を基準とする比較器１４で比較することで、その出
力ｅを得るよう構成している。
【００１２】図２に基づいてその動作を説明すると、水
平同期信号ａと第１の電圧制御発振器６の発振信号の位
相関係は、ＰＬＬがロックしている場合は同期し、ＰＬ
Ｌがロックしていない場合は非同期となっている。従っ
て、前記ＯＲ回路１２の出力信号ｃは、ＰＬＬがロック
していない期間Ａでは水平同期信号ａが通過し、ＰＬＬ
がロックしている期間Ｂではハイレベルに固定される。
この出力信号ｃを積分器１３で積分した信号ｄのレベル
は、期間Ａでは通過する水平同期信号ａにより期間Ｂよ
り低下する。そのレベル差を比較器１４で比較すること
で出力信号ｅを得ることが出来る。ここで、前記スイッ
チ回路９を、前記出力信号ｅのローレベルで開き、ハイ
レベルで閉じるよう制御することでＰＬＬのロックアウ
トを検出することが出来る。
平同期信号ａと第１の電圧制御発振器６の発振信号の位
相関係は、ＰＬＬがロックしている場合は同期し、ＰＬ
Ｌがロックしていない場合は非同期となっている。従っ
て、前記ＯＲ回路１２の出力信号ｃは、ＰＬＬがロック
していない期間Ａでは水平同期信号ａが通過し、ＰＬＬ
がロックしている期間Ｂではハイレベルに固定される。
この出力信号ｃを積分器１３で積分した信号ｄのレベル
は、期間Ａでは通過する水平同期信号ａにより期間Ｂよ
り低下する。そのレベル差を比較器１４で比較すること
で出力信号ｅを得ることが出来る。ここで、前記スイッ
チ回路９を、前記出力信号ｅのローレベルで開き、ハイ
レベルで閉じるよう制御することでＰＬＬのロックアウ
トを検出することが出来る。
【００１３】
【発明の効果】以上のように本発明の構成によれば、Ｐ
ＬＬがロックされていないことにより生じる時間軸補正
回路の異常動作を抑制することができ、無信号状態から
映像信号が入力された場合でも悪影響を及ぼすことなく
安定した再生信号を得ることが可能となり、実用上きわ
めて有効である。
ＬＬがロックされていないことにより生じる時間軸補正
回路の異常動作を抑制することができ、無信号状態から
映像信号が入力された場合でも悪影響を及ぼすことなく
安定した再生信号を得ることが可能となり、実用上きわ
めて有効である。
【図１】本発明の一実施例における時間軸補正装置の要
部を示すブロック図
部を示すブロック図
【図２】本発明の一実施例における時間軸補正装置の要
部の動作波形図
部の動作波形図
【図３】従来の時間軸補正装置の要部を示すブロック図
１ 映像信号入力端子 ２ 映像信号出力端子 ３ ＣＣＤ ４ 水平同期信号分離回路 ５ 位相比較器 ６ 電圧制御発振器 ７ 位相補正回路 ８ 電圧制御発振器 ９ スイッチ回路 １０ ロックアウト検出手段 １１ 波形整形回路 １２ ＯＲ回路 １３ 積分器 １４ 比較器 １５ 電圧電源
Claims (1)
- 【請求項１】クロック信号の周波数に応じて遅延時間が
制御されるアナログ可変遅延線と、前記アナログ遅延線
に供給される映像信号中の水平同期信号を分離する水平
同期信号分離回路と、第１の電圧制御発振器の発振出力
信号と前記水平同期信号分離回路により分離された水平
同期信号を位相比較する位相比較器と、前記位相比較器
の位相比較誤差電圧の位相補正をし前記第１の電圧制御
発振器に制御電圧として供給する位相補正回路と、前記
位相比較回路と前記位相補正回路及び前記第１の電圧制
御発振器から成るＰＬＬループのロックアウトを検出す
るロックアウト検出手段と、そのロックアウト検出手段
の出力を制御信号とするスイッチ回路を介して前記位相
比較器の位相比較誤差電圧によって発振周波数が制御さ
れる第２の電圧制御発振器を有し、その第２の電圧制御
発振器の出力を前記アナログ可変遅延線のクロックとし
て供給するとともに、前記ロックアウト検出手段の前記
ＰＬＬループのロックアウトを検出した時の出力で前記
スイッチ回路を駆動して前記第２の電圧制御発振器に供
給される前記位相比較器の位相比較誤差電圧を禁止する
ことを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04049260A JP3087422B2 (ja) | 1992-03-06 | 1992-03-06 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04049260A JP3087422B2 (ja) | 1992-03-06 | 1992-03-06 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252479A true JPH05252479A (ja) | 1993-09-28 |
| JP3087422B2 JP3087422B2 (ja) | 2000-09-11 |
Family
ID=12825861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04049260A Expired - Fee Related JP3087422B2 (ja) | 1992-03-06 | 1992-03-06 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087422B2 (ja) |
-
1992
- 1992-03-06 JP JP04049260A patent/JP3087422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087422B2 (ja) | 2000-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |