JPH05252500A - ラインデータ・ブロックデータ変換回路 - Google Patents
ラインデータ・ブロックデータ変換回路Info
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- JPH05252500A JPH05252500A JP22148292A JP22148292A JPH05252500A JP H05252500 A JPH05252500 A JP H05252500A JP 22148292 A JP22148292 A JP 22148292A JP 22148292 A JP22148292 A JP 22148292A JP H05252500 A JPH05252500 A JP H05252500A
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- Japan
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- mode
- pixels
- bmax
- horizontal
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- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＮＴＳＣ，ＰＡＬ方式の複数モードのライン
画像情報から縦ｎ×横ｎのブロック画像情報への変換と
その逆変換での変換手段の小型化と、各モードへの共通
サポートを図る。 【構成】 複数モード中、１水平期間の有効な画素数が
最大のモードの有効画素数をｂmaxとし画素数がｎ×ｂm
axの記憶容量の最小容量のメモリ１，２を備え、有効画
素数ｂmaxのモードのアドレス発生順序収納のＲＯＭテ
ーブル付きコントローラ３は、他モードのラインデータ
の記憶時も、ＲＯＭテーブルでアドレスを発生し、他モ
ードの１水平期間の有効画素数をｂとしてｎ水平期間毎
にｎ×ｂの有効画素を記憶し、ｎ×ｂmax−ｎ×ｂのア
ドレスへの、無効画素の記憶を制御する。読取変換のブ
ロックデータ中、ｎ水平期間毎の(ｂmax／ｎ)−(ｂ／
ｎ)個の無効画素ブロックはデータマスク４で次段への
出力を禁止する。
画像情報から縦ｎ×横ｎのブロック画像情報への変換と
その逆変換での変換手段の小型化と、各モードへの共通
サポートを図る。 【構成】 複数モード中、１水平期間の有効な画素数が
最大のモードの有効画素数をｂmaxとし画素数がｎ×ｂm
axの記憶容量の最小容量のメモリ１，２を備え、有効画
素数ｂmaxのモードのアドレス発生順序収納のＲＯＭテ
ーブル付きコントローラ３は、他モードのラインデータ
の記憶時も、ＲＯＭテーブルでアドレスを発生し、他モ
ードの１水平期間の有効画素数をｂとしてｎ水平期間毎
にｎ×ｂの有効画素を記憶し、ｎ×ｂmax−ｎ×ｂのア
ドレスへの、無効画素の記憶を制御する。読取変換のブ
ロックデータ中、ｎ水平期間毎の(ｂmax／ｎ)−(ｂ／
ｎ)個の無効画素ブロックはデータマスク４で次段への
出力を禁止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＣＴ(Ｄiscrete Ｃo
sine Ｔransform)を利用した画像圧縮システムにおける
ラインデータからブロックデータへの変換回路及びブロ
ックデータからラインデータへの変換回路(以下、両変
換回路をまとめてラインデータ・ブロックデータ変換回
路という)に関するものである。
sine Ｔransform)を利用した画像圧縮システムにおける
ラインデータからブロックデータへの変換回路及びブロ
ックデータからラインデータへの変換回路(以下、両変
換回路をまとめてラインデータ・ブロックデータ変換回
路という)に関するものである。
【０００２】
【従来の技術】従来、ＤＣＴ変換を利用して画像圧縮を
行う場合、特に標準テレビジョン方式信号、具体的には
ＮＴＳＣ(Ｎational Ｔelevision Ｓystem Ｃommittee)
方式およびＰＡＬ(Ｐhase Ａlternation by line)方式
において、サブキャリアで平衡変調がかけられる前の信
号(輝度信号と色差点順次信号)をそのままの形でＤＣＴ
処理することはできない。すなわち縦ｎ×横ｎのブロッ
ク信号に変換する必要がある。また、一般的に画像デー
タはラインデータの形で受け渡しするため、一度ブロッ
ク化したデータをラインデータに変換する必要がある。
その場合、ＮＴＳＣおよびＰＡＬ方式両方で、なおかつ
異なるシステムクロック周波数で動作する複数のモード
全てをサポートできるラインデータ・ブロックデータ変
換回路が望まれている。
行う場合、特に標準テレビジョン方式信号、具体的には
ＮＴＳＣ(Ｎational Ｔelevision Ｓystem Ｃommittee)
方式およびＰＡＬ(Ｐhase Ａlternation by line)方式
において、サブキャリアで平衡変調がかけられる前の信
号(輝度信号と色差点順次信号)をそのままの形でＤＣＴ
処理することはできない。すなわち縦ｎ×横ｎのブロッ
ク信号に変換する必要がある。また、一般的に画像デー
タはラインデータの形で受け渡しするため、一度ブロッ
ク化したデータをラインデータに変換する必要がある。
その場合、ＮＴＳＣおよびＰＡＬ方式両方で、なおかつ
異なるシステムクロック周波数で動作する複数のモード
全てをサポートできるラインデータ・ブロックデータ変
換回路が望まれている。
【０００３】ＮＴＳＣ方式及びＰＡＬ方式におけるシス
テムクロック周波数の異なるモードは、表１に示す４種
がある。例えば、ＮＴＳＣ方式で、システムクロック周
波数が４×ｆsc(サブキャリア＝3.58ＭＨz)＝14.3ＭＨz
の場合を考えると、画面の水平有効画素数(表１の該当
欄の上段の数字)は768画素であり、ブランキングエリア
を含めた水平総サンプリング数(表１の該当欄の下段の
数字)は910画素である。同様に、ＮＴＳＣ方式の13.5Ｍ
Ｈzのモードでは、水平有効画素数は720画素、水平総サ
ンプリング数は858画素であり、ＰＡＬ方式の14.1875Ｍ
Ｈzのモードでは、水平有効画素数は752画素、水平総サ
ンプリング数は908画素であり、ＰＡＬ方式の13.5ＭＨz
のモードでは、水平有効画素数は720画素、水平総サン
プリング数は864画素である。
テムクロック周波数の異なるモードは、表１に示す４種
がある。例えば、ＮＴＳＣ方式で、システムクロック周
波数が４×ｆsc(サブキャリア＝3.58ＭＨz)＝14.3ＭＨz
の場合を考えると、画面の水平有効画素数(表１の該当
欄の上段の数字)は768画素であり、ブランキングエリア
を含めた水平総サンプリング数(表１の該当欄の下段の
数字)は910画素である。同様に、ＮＴＳＣ方式の13.5Ｍ
Ｈzのモードでは、水平有効画素数は720画素、水平総サ
ンプリング数は858画素であり、ＰＡＬ方式の14.1875Ｍ
Ｈzのモードでは、水平有効画素数は752画素、水平総サ
ンプリング数は908画素であり、ＰＡＬ方式の13.5ＭＨz
のモードでは、水平有効画素数は720画素、水平総サン
プリング数は864画素である。
【０００４】
【表１】
【０００５】これら各種のモードにおいて、リアルタイ
ムで次から次へと送られてくるラインデータを縦ｎ×横
ｎのブロック信号に変換し、リアルタイムで次段のＤＣ
Ｔ部へ送出するために、読み出しながら書込動作を行な
う高速のスタティックＲＡＭ(ＳＲＡＭ)及びメモリコン
トローラが備えられている。そして、各モードの画面の
水平有効画素数をｂとすると、縦ｎ×横ｎのブロックと
して１水平期間(Ｈ)に送られるブロック数はｂ／(ｎ×
ｎ)ブロックとなる。また、この場合、メモリコントロ
ーラでは、ＳＲＡＭに対してｎホリゾンタル(ｎＨ)毎に
アドレス情報として数１の一般式で表される初期アドレ
スを与え、ｎピクセル毎に初期アドレスを累積加算し
て、その値がｂ以上ならばその値からｂを減算した値に
１を加えた値を、またｂ以下ならばそのままの値をアド
レス情報として与える必要がある。
ムで次から次へと送られてくるラインデータを縦ｎ×横
ｎのブロック信号に変換し、リアルタイムで次段のＤＣ
Ｔ部へ送出するために、読み出しながら書込動作を行な
う高速のスタティックＲＡＭ(ＳＲＡＭ)及びメモリコン
トローラが備えられている。そして、各モードの画面の
水平有効画素数をｂとすると、縦ｎ×横ｎのブロックと
して１水平期間(Ｈ)に送られるブロック数はｂ／(ｎ×
ｎ)ブロックとなる。また、この場合、メモリコントロ
ーラでは、ＳＲＡＭに対してｎホリゾンタル(ｎＨ)毎に
アドレス情報として数１の一般式で表される初期アドレ
スを与え、ｎピクセル毎に初期アドレスを累積加算し
て、その値がｂ以上ならばその値からｂを減算した値に
１を加えた値を、またｂ以下ならばそのままの値をアド
レス情報として与える必要がある。
【０００６】ブロックデータをラインデータへ変換する
場合は、前記の動作の逆の動作が行なわれるものであ
り、この時のｎＨ毎の初期アドレスは数２の一般式で与
えられる。
場合は、前記の動作の逆の動作が行なわれるものであ
り、この時のｎＨ毎の初期アドレスは数２の一般式で与
えられる。
【０００７】
【数１】
【０００８】
【数２】
【０００９】
【発明が解決しようとする課題】しかしながら、上記数
１，数２の式で表される回路を実現するためには、割算
回路およびモジュロ演算(余り)回路が必要であり、回路
が複雑になるという欠点がある。これを簡単な回路構成
で実現するためにはメモリコントローラが有するＲＯＭ
テーブルに予め演算結果を記憶させておく方法が考えら
れるが、この方法ではＲＯＭテーブルが各モードをサポ
ートするため３個必要となり回路の大型化を招くという
問題がある。
１，数２の式で表される回路を実現するためには、割算
回路およびモジュロ演算(余り)回路が必要であり、回路
が複雑になるという欠点がある。これを簡単な回路構成
で実現するためにはメモリコントローラが有するＲＯＭ
テーブルに予め演算結果を記憶させておく方法が考えら
れるが、この方法ではＲＯＭテーブルが各モードをサポ
ートするため３個必要となり回路の大型化を招くという
問題がある。
【００１０】本発明は、上記従来の問題点を解決するも
のであり、回路の大型化を招くことなく、しかもすべて
のモードをサポートすることができるラインデータ・ブ
ロックデータ変換回路を提供することを目的とするもの
である。
のであり、回路の大型化を招くことなく、しかもすべて
のモードをサポートすることができるラインデータ・ブ
ロックデータ変換回路を提供することを目的とするもの
である。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、(1) ＮＴＳＣ方式及びＰＡＬ方式におけ
るシステムクロック周波数の異なる複数モードの全てを
サポートするラインデータからブロックデータへの変換
回路であって、前記複数モードのうち、１水平期間の有
効画素数が最も大きいモードの有効画素数をｂmax、ブ
ロックの画素数を縦ｎ×横ｎとしたとき、少なくとも画
素数がｎ×ｂmaxの記憶容量を備えた最小容量のメモリ
と、前記有効画素数ｂmaxのモードにおけるアドレス発
生順序を予め記憶したリードオンリーメモリ(ＲＯＭ)テ
ーブルを有し、該ＲＯＭテーブルに従ってアドレスの発
生を行ない記憶するが、前記有効画素数ｂmaxのモード
以外のモードのラインデータを記憶するときは、そのモ
ードの１水平期間の有効画素数をｂとしたとき、ｎ水平
期間毎にｎ×ｂの有効画素を記憶し、余ったｎ×ｂmax
−ｎ×ｂのアドレスには無効画素を記憶するように制御
するメモリコントローラと、読取時に読み取り変換され
たブロックデータのうち無効画素ブロックを次段へ出力
するのを禁止する手段と、から構成されるものである。
に、本発明は、(1) ＮＴＳＣ方式及びＰＡＬ方式におけ
るシステムクロック周波数の異なる複数モードの全てを
サポートするラインデータからブロックデータへの変換
回路であって、前記複数モードのうち、１水平期間の有
効画素数が最も大きいモードの有効画素数をｂmax、ブ
ロックの画素数を縦ｎ×横ｎとしたとき、少なくとも画
素数がｎ×ｂmaxの記憶容量を備えた最小容量のメモリ
と、前記有効画素数ｂmaxのモードにおけるアドレス発
生順序を予め記憶したリードオンリーメモリ(ＲＯＭ)テ
ーブルを有し、該ＲＯＭテーブルに従ってアドレスの発
生を行ない記憶するが、前記有効画素数ｂmaxのモード
以外のモードのラインデータを記憶するときは、そのモ
ードの１水平期間の有効画素数をｂとしたとき、ｎ水平
期間毎にｎ×ｂの有効画素を記憶し、余ったｎ×ｂmax
−ｎ×ｂのアドレスには無効画素を記憶するように制御
するメモリコントローラと、読取時に読み取り変換され
たブロックデータのうち無効画素ブロックを次段へ出力
するのを禁止する手段と、から構成されるものである。
【００１２】(2) また、ＮＴＳＣ方式及びＰＡＬ方式に
おけるシステムクロック周波数の異なる複数モードの全
てをサポートするブロックデータからラインデータへの
変換回路であって、前記複数モードのうち、１水平期間
の有効画素数が最も大きいモードの有効画素数をｂma
x、ブロックの画素数を縦ｎ×横ｎとしたとき、少なく
とも画素数がｎ×ｂmaxの記憶容量を備えた最小容量の
メモリと、前記有効画素数ｂmaxのモードにおけるアド
レス発生順序を予め記憶したリードオンリーメモリ(Ｒ
ＯＭ)テーブルを有し、該ＲＯＭテーブルに従ってアド
レスの発生を行ない記憶するが、前記有効画素数ｂmax
のモード以外のモードのブロックデータを記憶するとき
は、そのモードの１水平期間の有効画素数をｂとしたと
き、ｎ水平期間毎にｂ／ｎ個のブロックの有効画素のみ
を前段から受け取り記憶し、余ったｎ×ｂmax−ｎ×ｂ
のアドレスには無効画素を記憶するように制御するメモ
リコントローラと、読取時に読み取り変換されたライン
データのうち無効画素を次段へ出力するのを禁止する手
段と、から構成されるものである。
おけるシステムクロック周波数の異なる複数モードの全
てをサポートするブロックデータからラインデータへの
変換回路であって、前記複数モードのうち、１水平期間
の有効画素数が最も大きいモードの有効画素数をｂma
x、ブロックの画素数を縦ｎ×横ｎとしたとき、少なく
とも画素数がｎ×ｂmaxの記憶容量を備えた最小容量の
メモリと、前記有効画素数ｂmaxのモードにおけるアド
レス発生順序を予め記憶したリードオンリーメモリ(Ｒ
ＯＭ)テーブルを有し、該ＲＯＭテーブルに従ってアド
レスの発生を行ない記憶するが、前記有効画素数ｂmax
のモード以外のモードのブロックデータを記憶するとき
は、そのモードの１水平期間の有効画素数をｂとしたと
き、ｎ水平期間毎にｂ／ｎ個のブロックの有効画素のみ
を前段から受け取り記憶し、余ったｎ×ｂmax−ｎ×ｂ
のアドレスには無効画素を記憶するように制御するメモ
リコントローラと、読取時に読み取り変換されたライン
データのうち無効画素を次段へ出力するのを禁止する手
段と、から構成されるものである。
【００１３】(3) さらに、上記(1),(2)のラインデータ
・ブロックデータ変換回路において、メモリコントロー
ラの１水平期間におけるメモリへのアクセス回数は、各
モードの１水平期間の総サンプリング数を越えない範囲
でｎ×ｎの整数倍であるａ×ｎ×ｎに設定された構成と
する。
・ブロックデータ変換回路において、メモリコントロー
ラの１水平期間におけるメモリへのアクセス回数は、各
モードの１水平期間の総サンプリング数を越えない範囲
でｎ×ｎの整数倍であるａ×ｎ×ｎに設定された構成と
する。
【００１４】
【作用】上記(1)，(2)の構成によれば、ラインデータ・
ブロックデータ変換回路それぞれにおいて、有効画素数
ｂmaxのモードにおけるアドレス発生順序を予め記憶し
た１種類のＲＯＭテーブルを有するメモリコントローラ
を他のモードの変換においても共通に使用可能としたた
め、回路を小型化することができる。また、(3)の構成
によれば、１水平期間におけるメモリへのアクセス回数
をａ×ｎ×ｎとすることにより、１水平期間にＤＣＴ部
と受け渡しするブロック数を整数個ａとすることができ
るため、データ転送の途中でブロックデータが分断され
ることはなくなる。
ブロックデータ変換回路それぞれにおいて、有効画素数
ｂmaxのモードにおけるアドレス発生順序を予め記憶し
た１種類のＲＯＭテーブルを有するメモリコントローラ
を他のモードの変換においても共通に使用可能としたた
め、回路を小型化することができる。また、(3)の構成
によれば、１水平期間におけるメモリへのアクセス回数
をａ×ｎ×ｎとすることにより、１水平期間にＤＣＴ部
と受け渡しするブロック数を整数個ａとすることができ
るため、データ転送の途中でブロックデータが分断され
ることはなくなる。
【００１５】
【実施例】以下、図面を参照して実施例を詳細に説明す
る。図１は本発明の一実施例のラインデータからブロッ
クデータへの変換回路をブロック図で示したものであ
り、ラインデータとしてＹ−ＤＡＴＡ(輝度信号)及びＣ
−ＤＡＴＡ(色差点順次信号)をそれぞれ入力し、画素数
が縦ｎ×横ｎのブロックデータに変換してＤＣＴ部へ送
出する。以下説明の便宜上、縦ｎ×横ｎを８×８のブロ
ックとして説明する。
る。図１は本発明の一実施例のラインデータからブロッ
クデータへの変換回路をブロック図で示したものであ
り、ラインデータとしてＹ−ＤＡＴＡ(輝度信号)及びＣ
−ＤＡＴＡ(色差点順次信号)をそれぞれ入力し、画素数
が縦ｎ×横ｎのブロックデータに変換してＤＣＴ部へ送
出する。以下説明の便宜上、縦ｎ×横ｎを８×８のブロ
ックとして説明する。
【００１６】図１において、１及び２は各信号毎に設け
られた高速のＳＲＡＭであり、このＳＲＡＭは、少なく
とも、ＮＴＳＣ方式及びＰＡＬ方式におけるシステムク
ロック周波数の異なる複数モードのうち、１水平期間の
有効画素数が最も大きいＮＴＳＣ方式で、システムクロ
ック周波数14.3ＭＨzモードの有効画素数768(ｂmax)に
８を掛けた画素数の記憶容量を備えた最小容量のメモ
リ、例えば1024×８ワード、即ち、64Ｋビット構成のＲ
ＡＭを使用することができる。
られた高速のＳＲＡＭであり、このＳＲＡＭは、少なく
とも、ＮＴＳＣ方式及びＰＡＬ方式におけるシステムク
ロック周波数の異なる複数モードのうち、１水平期間の
有効画素数が最も大きいＮＴＳＣ方式で、システムクロ
ック周波数14.3ＭＨzモードの有効画素数768(ｂmax)に
８を掛けた画素数の記憶容量を備えた最小容量のメモ
リ、例えば1024×８ワード、即ち、64Ｋビット構成のＲ
ＡＭを使用することができる。
【００１７】３はＳＲＡＭ１，２を制御するメモリコン
トローラであり、前記ＮＴＳＣ方式で、システムクロッ
ク周波数14.3ＭＨzモードにおけるアドレス発生順序を
数１の式に従って演算し、予め記憶したＲＯＭテーブル
を有している。
トローラであり、前記ＮＴＳＣ方式で、システムクロッ
ク周波数14.3ＭＨzモードにおけるアドレス発生順序を
数１の式に従って演算し、予め記憶したＲＯＭテーブル
を有している。
【００１８】４はラインデータから変換されたブロック
データのうち、有効画素のブロックを次段のＤＣＴ部へ
出力し、無効画素のブロックは出力禁止するデータマス
クである。本実施例では、ＮＴＳＣ方式のシステムクロ
ック周波数14.3ＭＨzモード以外の３つのモード、即ち
ＮＴＳＣ(13.5ＭＨz)モード、ＰＡＬ(14.1875ＭＨz)モ
ード及びＰＡＬ(13.5ＭＨz)モードのラインデータを記
憶させるときでも、前記ＲＯＭテーブルに従ってアドレ
スの発生を行ない、各モードの１水平期間の有効画素数
をｂとした時(ＮＴＳＣ(13.5ＭＨz)の場合はｂ＝720、
ＰＡＬ(14.1875ＭＨz)の場合はｂ＝752、ＰＡＬ(13.5Ｍ
Ｈz)の場合はｂ＝720)、８水平期間毎に８×ｂの有効画
素を記憶させるが、余った８×768−８×ｂのアドレス
には無効画素を記憶させるようにする。そして、読取時
に読み取り変換されたブロックデータのうち無効画素の
ブロックはデータマスク４によって次段への出力を禁止
するものである。
データのうち、有効画素のブロックを次段のＤＣＴ部へ
出力し、無効画素のブロックは出力禁止するデータマス
クである。本実施例では、ＮＴＳＣ方式のシステムクロ
ック周波数14.3ＭＨzモード以外の３つのモード、即ち
ＮＴＳＣ(13.5ＭＨz)モード、ＰＡＬ(14.1875ＭＨz)モ
ード及びＰＡＬ(13.5ＭＨz)モードのラインデータを記
憶させるときでも、前記ＲＯＭテーブルに従ってアドレ
スの発生を行ない、各モードの１水平期間の有効画素数
をｂとした時(ＮＴＳＣ(13.5ＭＨz)の場合はｂ＝720、
ＰＡＬ(14.1875ＭＨz)の場合はｂ＝752、ＰＡＬ(13.5Ｍ
Ｈz)の場合はｂ＝720)、８水平期間毎に８×ｂの有効画
素を記憶させるが、余った８×768−８×ｂのアドレス
には無効画素を記憶させるようにする。そして、読取時
に読み取り変換されたブロックデータのうち無効画素の
ブロックはデータマスク４によって次段への出力を禁止
するものである。
【００１９】以下、具体的に説明する。図２は、各モー
ドのエリアを示したものである。本発明では、１水平期
間の有効画素数が最も大きいＮＴＳＣ方式で、システム
クロック周波数14.3ＭＨzモードの場合のアドレス発生
回路を他の３モードの場合も共通に使用できるようにす
る。いずれのモードの時も１水平期間の総サンプリング
数が768より大きいことを利用して、768(８×８×12)か
ら各モードの時の有効エリアを引いたエリア(図２のＢ
で示すエリア)の時間帯にもメモリアクセスを行わせ
る。即ち見かけ上水平方向768の有効エリアでメモリア
クセスを行わせる。
ドのエリアを示したものである。本発明では、１水平期
間の有効画素数が最も大きいＮＴＳＣ方式で、システム
クロック周波数14.3ＭＨzモードの場合のアドレス発生
回路を他の３モードの場合も共通に使用できるようにす
る。いずれのモードの時も１水平期間の総サンプリング
数が768より大きいことを利用して、768(８×８×12)か
ら各モードの時の有効エリアを引いたエリア(図２のＢ
で示すエリア)の時間帯にもメモリアクセスを行わせ
る。即ち見かけ上水平方向768の有効エリアでメモリア
クセスを行わせる。
【００２０】このような処理を行った結果、メモリから
出力されるデータは図３に示す如く１水平期間の間に12
個のブロックが出力されることになり、８ホリゾンタル
(８Ｈ)毎に(即ち、12×８＝768／８毎に)無効データも
出力されることになる。具体的には、 (1) ＮＴＳＣ(13.5ＭＨz)の場合は、12×８−(720／８)
＝６、即ち図３の91〜96の６ブロックが無効データであ
る。 (2) ＰＡＬ(14.1875ＭＨz)の場合は、12×８−(752／
８)＝２、即ち図３の95,96の２ブロックが無効データで
ある。 (3) ＰＡＬ(13.5ＭＨz)の場合は、12×８−(720／８)＝
６、即ち図３の91〜96の６ブロックが無効データであ
る。 しかし、上記の如くＮＴＳＣ(14.3ＭＨz)モードのアド
レス発生回路を他のモード時にも共通で使用すれば無効
データが出力されるが、次段のＤＣＴ部へ無効データを
送出しなければ問題がないので、データマスク４により
無効データの送出を禁止するものである。
出力されるデータは図３に示す如く１水平期間の間に12
個のブロックが出力されることになり、８ホリゾンタル
(８Ｈ)毎に(即ち、12×８＝768／８毎に)無効データも
出力されることになる。具体的には、 (1) ＮＴＳＣ(13.5ＭＨz)の場合は、12×８−(720／８)
＝６、即ち図３の91〜96の６ブロックが無効データであ
る。 (2) ＰＡＬ(14.1875ＭＨz)の場合は、12×８−(752／
８)＝２、即ち図３の95,96の２ブロックが無効データで
ある。 (3) ＰＡＬ(13.5ＭＨz)の場合は、12×８−(720／８)＝
６、即ち図３の91〜96の６ブロックが無効データであ
る。 しかし、上記の如くＮＴＳＣ(14.3ＭＨz)モードのアド
レス発生回路を他のモード時にも共通で使用すれば無効
データが出力されるが、次段のＤＣＴ部へ無効データを
送出しなければ問題がないので、データマスク４により
無効データの送出を禁止するものである。
【００２１】上記説明では、８Ｈ毎に出力禁止する無効
データのブロックを、変換されたブロックデータの後端
に配置するようにしたが、ブロックデータの前端に配置
してもよいし、あるいは、前端と後端に分けて配置して
もよい。即ち、各モードの１水平期間の有効画素数をｂ
としたとき、８Ｈ毎に、変換されたブロックデータの前
端若しくは後端、又は前端の一部と後端の一部の合計(7
68／８)−(ｂ／８)個の無効画素ブロックを次段へ出力
禁止するようにする。
データのブロックを、変換されたブロックデータの後端
に配置するようにしたが、ブロックデータの前端に配置
してもよいし、あるいは、前端と後端に分けて配置して
もよい。即ち、各モードの１水平期間の有効画素数をｂ
としたとき、８Ｈ毎に、変換されたブロックデータの前
端若しくは後端、又は前端の一部と後端の一部の合計(7
68／８)−(ｂ／８)個の無効画素ブロックを次段へ出力
禁止するようにする。
【００２２】次に、画素数８×８のブロックデータを取
り出すときのアドレス発生について説明する。まず、Ｎ
ＴＳＣ(14.3ＭＨz)モードの場合を考えると、８Ｈ毎の
１回目の初期アドレスは、数１の式に数値をそれぞれ代
入すると、 ＢＡ1＝(768／８)×(768ＭＯＤ８)＋Ｉnt(768／８)＝96 (768は水平有効画素数、水平ブランキングも入れると１
Ｈ期間910である。)従って、８ピクセル毎に96を累積加
算して、1024×８ワード(64Ｋビット)構成のＲＡＭにア
ドレスを与える必要がある。具体的には、図４に示した
ように、８ピクセルごとに上位アドレス10ビットに、
0，96，192，288，384，480，576，672，1，97，…，と
いう具合にアドレスを与える。実際には、１ピクセル毎
にアドレスを与える必要があるので、0(0,1,2,3,4,5,6,
7) 96(768,769,770,771,772,773,774,775) 192(1536,
1537,1538,1539,1540,1541,1542,1543) …，という具
合にアドレスを与えるのであるが、アドレスを２進数で
表したときの下位３ビットの動作は、0,1,2,3,4,5,6,7
というカウントアップ動作だけであるから説明は省略す
る。
り出すときのアドレス発生について説明する。まず、Ｎ
ＴＳＣ(14.3ＭＨz)モードの場合を考えると、８Ｈ毎の
１回目の初期アドレスは、数１の式に数値をそれぞれ代
入すると、 ＢＡ1＝(768／８)×(768ＭＯＤ８)＋Ｉnt(768／８)＝96 (768は水平有効画素数、水平ブランキングも入れると１
Ｈ期間910である。)従って、８ピクセル毎に96を累積加
算して、1024×８ワード(64Ｋビット)構成のＲＡＭにア
ドレスを与える必要がある。具体的には、図４に示した
ように、８ピクセルごとに上位アドレス10ビットに、
0，96，192，288，384，480，576，672，1，97，…，と
いう具合にアドレスを与える。実際には、１ピクセル毎
にアドレスを与える必要があるので、0(0,1,2,3,4,5,6,
7) 96(768,769,770,771,772,773,774,775) 192(1536,
1537,1538,1539,1540,1541,1542,1543) …，という具
合にアドレスを与えるのであるが、アドレスを２進数で
表したときの下位３ビットの動作は、0,1,2,3,4,5,6,7
というカウントアップ動作だけであるから説明は省略す
る。
【００２３】また、８Ｈ毎に初期アドレスも変化し、次
の８Ｈ期間の初期アドレスは、 ＢＡ2＝96×(96ＭＯＤ８)＋Ｉnt(96／８)＝12 となる。ちなみに、初期アドレスが12の場合の、８ピク
セル毎の上位アドレス10ビットは、0，12，24，36，4
8，60，72，84，96，…，という具合である。
の８Ｈ期間の初期アドレスは、 ＢＡ2＝96×(96ＭＯＤ８)＋Ｉnt(96／８)＝12 となる。ちなみに、初期アドレスが12の場合の、８ピク
セル毎の上位アドレス10ビットは、0，12，24，36，4
8，60，72，84，96，…，という具合である。
【００２４】次に、別のモード、例えばＮＴＳＣ(13.5
ＭＨz)モードの場合を考えると、 ＢＡ1＝(720／８)×(720ＭＯＤ８)＋Ｉnt(720／８)＝90 (720は水平有効画素数、水平ブランキングも入れると１
Ｈ期間858である。)従って、８ピクセル毎に90を累積加
算して上位アドレス10ビットに、0，90，180，270，36
0，450，540，630，1，91，…，という具合にアドレス
を与える。このように、モードの違い(水平有効画素数
の違い)によって初期アドレス設定回路をそれぞれ持た
なければならないのは不便である。そこで、本発明で
は、水平有効画素数が違う複数のモードでも、１つの初
期アドレス設定回路でサポートできるような構成を採用
したものである。
ＭＨz)モードの場合を考えると、 ＢＡ1＝(720／８)×(720ＭＯＤ８)＋Ｉnt(720／８)＝90 (720は水平有効画素数、水平ブランキングも入れると１
Ｈ期間858である。)従って、８ピクセル毎に90を累積加
算して上位アドレス10ビットに、0，90，180，270，36
0，450，540，630，1，91，…，という具合にアドレス
を与える。このように、モードの違い(水平有効画素数
の違い)によって初期アドレス設定回路をそれぞれ持た
なければならないのは不便である。そこで、本発明で
は、水平有効画素数が違う複数のモードでも、１つの初
期アドレス設定回路でサポートできるような構成を採用
したものである。
【００２５】即ち複数モードのうち、１水平期間の有効
画素数が最も大きいモードの初期アドレス設定回路を他
のモードでも共用する(モード間の水平有効画素数の差
／８のブロックは、ＲＡＭに無効データとして書き込ま
れており、ＲＡＭからは取り出すが、次段のＤＣＴ部へ
は送らないようにする）構成としたものである。
画素数が最も大きいモードの初期アドレス設定回路を他
のモードでも共用する(モード間の水平有効画素数の差
／８のブロックは、ＲＡＭに無効データとして書き込ま
れており、ＲＡＭからは取り出すが、次段のＤＣＴ部へ
は送らないようにする）構成としたものである。
【００２６】次に、ＤＣＴ部への送出方法であるが、水
平有効画素数が最も大きいモードの有効画素数を８×８
＝64の倍数に選び、１水平期間に次段へ送るブロック数
を整数個に選ぶことにより、複数モードで、１水平期間
に次段へ送るブロック数を整数個に設定することができ
る(例えば、水平有効画素数が768であると、768／64＝1
2ブロック)。このような構成を採ることにより、２つの
水平エリアにまたがってブロックデータが存在すること
がなくなり、ブロック単位でデータ処理するシステムに
は有効である。
平有効画素数が最も大きいモードの有効画素数を８×８
＝64の倍数に選び、１水平期間に次段へ送るブロック数
を整数個に選ぶことにより、複数モードで、１水平期間
に次段へ送るブロック数を整数個に設定することができ
る(例えば、水平有効画素数が768であると、768／64＝1
2ブロック)。このような構成を採ることにより、２つの
水平エリアにまたがってブロックデータが存在すること
がなくなり、ブロック単位でデータ処理するシステムに
は有効である。
【００２７】なお、図５はＲＡＭへのアクセス動作を示
したもので、各アドレスに対し、記憶されたデータの読
取に引き続き、次のデータを直ちに記憶させるように動
作するものである。
したもので、各アドレスに対し、記憶されたデータの読
取に引き続き、次のデータを直ちに記憶させるように動
作するものである。
【００２８】図６は、本発明の一実施例のブロックデー
タからラインデータへの変換回路をブロック図で示した
ものである。ここでは、ＤＣＴ部から画素数が縦８×横
８のブロックデータを入力し、ラインデータに変換して
画像処理部へ送出する。なお、図１のラインデータから
ブロックデータへの変換回路における同一部分あるいは
同一機能のものには同一符号を付してある。
タからラインデータへの変換回路をブロック図で示した
ものである。ここでは、ＤＣＴ部から画素数が縦８×横
８のブロックデータを入力し、ラインデータに変換して
画像処理部へ送出する。なお、図１のラインデータから
ブロックデータへの変換回路における同一部分あるいは
同一機能のものには同一符号を付してある。
【００２９】図６において、１及び２は各信号毎に設け
られた高速のＳＲＡＭであり、必要最小容量のメモリ、
例えば64Ｋビット構成のＲＡＭである。３はＳＲＡＭ
１，２を制御するメモリコントローラであり、ＮＴＳＣ
方式で、システムクロック周波数14.3ＭＨzモードにお
けるアドレス発生順序を数２の式に従って演算し、予め
記憶したＲＯＭテーブルを有している。４はブロックデ
ータから変換されたラインデータのうち、有効画素のみ
次段の画像処理部へ出力し、無効画素は出力禁止するデ
ータマスクである。
られた高速のＳＲＡＭであり、必要最小容量のメモリ、
例えば64Ｋビット構成のＲＡＭである。３はＳＲＡＭ
１，２を制御するメモリコントローラであり、ＮＴＳＣ
方式で、システムクロック周波数14.3ＭＨzモードにお
けるアドレス発生順序を数２の式に従って演算し、予め
記憶したＲＯＭテーブルを有している。４はブロックデ
ータから変換されたラインデータのうち、有効画素のみ
次段の画像処理部へ出力し、無効画素は出力禁止するデ
ータマスクである。
【００３０】本実施例では、基本的には図１のラインデ
ータからブロックデータへの変換回路とは全く逆の変換
動作を行なう。即ち、ＮＴＳＣ方式のシステムクロック
周波数14.3ＭＨzモード以外の３つのモードのブロック
データを記憶させるときでも、前記ＲＯＭテーブルに従
ってアドレスの発生を行ない、そのモードの１水平期間
の有効画素数をｂとしたとき、８水平期間毎にｂ／８個
のブロックの有効画素のみを前段から受け取って記憶さ
せ、余った８×768−８×ｂのアドレスには無効画素を
記憶させる。そして、読取時に読み取り変換されたライ
ンデータのうち無効画素はデータマスク４によって次段
への出力を禁止する。
ータからブロックデータへの変換回路とは全く逆の変換
動作を行なう。即ち、ＮＴＳＣ方式のシステムクロック
周波数14.3ＭＨzモード以外の３つのモードのブロック
データを記憶させるときでも、前記ＲＯＭテーブルに従
ってアドレスの発生を行ない、そのモードの１水平期間
の有効画素数をｂとしたとき、８水平期間毎にｂ／８個
のブロックの有効画素のみを前段から受け取って記憶さ
せ、余った８×768−８×ｂのアドレスには無効画素を
記憶させる。そして、読取時に読み取り変換されたライ
ンデータのうち無効画素はデータマスク４によって次段
への出力を禁止する。
【００３１】図６は、本発明の一実施例のブロックデー
タからラインデータへの変換回路をブロック図で示した
ものである。ここでは、ＤＣＴ部から画素数が縦８×横
８のブロックデータを入力し、ラインデータに変換して
画像処理部へ送出する。なお、図１のラインデータから
ブロックデータへの変換回路における同一部分あるいは
同一機能のものには同一符号を付してある。
タからラインデータへの変換回路をブロック図で示した
ものである。ここでは、ＤＣＴ部から画素数が縦８×横
８のブロックデータを入力し、ラインデータに変換して
画像処理部へ送出する。なお、図１のラインデータから
ブロックデータへの変換回路における同一部分あるいは
同一機能のものには同一符号を付してある。
【００３２】図６において、１及び２は各信号毎に設け
られた高速のＳＲＡＭであり、必要最小容量のメモリ、
例えば64Ｋビット構成のＲＡＭである。３はＳＲＡＭ
１，２を制御するメモリコントローラであり、ＮＴＳＣ
方式で、システムクロック周波数14.3ＭＨzモードにお
けるアドレス発生順序を数２の式に従って演算し、予め
記憶したＲＯＭテーブルを有している。４はブロックデ
ータから変換されたラインデータのうち、有効画素のみ
次段の画像処理部へ出力し、無効画素は出力禁止するデ
ータマスクである。
られた高速のＳＲＡＭであり、必要最小容量のメモリ、
例えば64Ｋビット構成のＲＡＭである。３はＳＲＡＭ
１，２を制御するメモリコントローラであり、ＮＴＳＣ
方式で、システムクロック周波数14.3ＭＨzモードにお
けるアドレス発生順序を数２の式に従って演算し、予め
記憶したＲＯＭテーブルを有している。４はブロックデ
ータから変換されたラインデータのうち、有効画素のみ
次段の画像処理部へ出力し、無効画素は出力禁止するデ
ータマスクである。
【００３３】本実施例では、基本的には図１のラインデ
ータからブロックデータへの変換回路とは全く逆の変換
動作を行なう。即ち、ＮＴＳＣ方式のシステムクロック
周波数14.3ＭＨzモード以外の３つのモードのブロック
データを記憶させるときでも、前記ＲＯＭテーブルに従
ってアドレスの発生を行ない、そのモードの１水平期間
の有効画素数をｂとしたとき、８水平期間毎にｂ／８個
のブロックの有効画素のみを前段から受け取って記憶さ
せ、余った８×768−８×ｂのアドレスには無効画素を
記憶させる。そして、読取時に読み取り変換されたライ
ンデータのうち無効画素はデータマスク４によって次段
への出力を禁止する。
ータからブロックデータへの変換回路とは全く逆の変換
動作を行なう。即ち、ＮＴＳＣ方式のシステムクロック
周波数14.3ＭＨzモード以外の３つのモードのブロック
データを記憶させるときでも、前記ＲＯＭテーブルに従
ってアドレスの発生を行ない、そのモードの１水平期間
の有効画素数をｂとしたとき、８水平期間毎にｂ／８個
のブロックの有効画素のみを前段から受け取って記憶さ
せ、余った８×768−８×ｂのアドレスには無効画素を
記憶させる。そして、読取時に読み取り変換されたライ
ンデータのうち無効画素はデータマスク４によって次段
への出力を禁止する。
【００３４】次に、画素数８×８のブロックデータをラ
インデータへ変換するときのアドレス発生について説明
する。ＮＴＳＣ(14.3ＭＨz)モードの場合を考えると、
８Ｈ毎の１回目の初期アドレスは、数２の式に数値をそ
れぞれ代入すると、 ＢＡ1＝８×(768ＭＯＤ96)＋Ｉnt(768／96)＝８ 従って、８ピクセル毎に８を累積加算して、1024×８ワ
ード(64Ｋビット)構成のＲＡＭにアドレスを与える必要
がある。具体的には、８ピクセルごとに上位アドレス10
ビットに、0，8，16，24，32，40，48，56，…，1，9，
17，…，という具合にアドレスを与える。実際には、１
ピクセル毎にアドレスを与える必要があるので、0(0,1,
2,3,4,5,6,7) 8(64,65,66,67,68,69,70,71) 16(128,1
29,130,131,132,133,134,135) …，という具合にアド
レスを与えるのであるが、アドレスを２進数で表したと
きの下位３ビットの動作は、0,1,2,3,4,5,6,7というカ
ウントアップ動作だけであるから説明は省略する。
インデータへ変換するときのアドレス発生について説明
する。ＮＴＳＣ(14.3ＭＨz)モードの場合を考えると、
８Ｈ毎の１回目の初期アドレスは、数２の式に数値をそ
れぞれ代入すると、 ＢＡ1＝８×(768ＭＯＤ96)＋Ｉnt(768／96)＝８ 従って、８ピクセル毎に８を累積加算して、1024×８ワ
ード(64Ｋビット)構成のＲＡＭにアドレスを与える必要
がある。具体的には、８ピクセルごとに上位アドレス10
ビットに、0，8，16，24，32，40，48，56，…，1，9，
17，…，という具合にアドレスを与える。実際には、１
ピクセル毎にアドレスを与える必要があるので、0(0,1,
2,3,4,5,6,7) 8(64,65,66,67,68,69,70,71) 16(128,1
29,130,131,132,133,134,135) …，という具合にアド
レスを与えるのであるが、アドレスを２進数で表したと
きの下位３ビットの動作は、0,1,2,3,4,5,6,7というカ
ウントアップ動作だけであるから説明は省略する。
【００３５】また、８Ｈ毎に初期アドレスも変化し、次
の８Ｈ期間の初期アドレスは、 ＢＡ2＝８×(８ＭＯＤ96)＋Ｉnt(８／96)＝64 となる。ちなみに、初期アドレスが64の場合の、８ピク
セル毎の上位アドレス10ビットは、0，64，128，192，2
56，320，…，1，65，…，という具合である。
の８Ｈ期間の初期アドレスは、 ＢＡ2＝８×(８ＭＯＤ96)＋Ｉnt(８／96)＝64 となる。ちなみに、初期アドレスが64の場合の、８ピク
セル毎の上位アドレス10ビットは、0，64，128，192，2
56，320，…，1，65，…，という具合である。
【００３６】次に、別のモード、例えばＮＴＳＣ(13.5
ＭＨz)モードの場合を考えると、初期アドレスは、8，6
4，512，501，413，…，という具合に増えていき、ＮＴ
ＳＣ(14.3ＭＨz)モードの場合とは明らかに違うことが
判る(この場合、8，64，512，261，554，…，)。このよ
うに、モードの違い(水平有効画素数の違い)によって初
期アドレス設定回路をそれぞれ持たなければならないの
は不便である。そこで、本発明では、水平有効画素数が
違う複数のモードでも、１つの初期アドレス設定回路で
サポートできるような構成を採用したものである。
ＭＨz)モードの場合を考えると、初期アドレスは、8，6
4，512，501，413，…，という具合に増えていき、ＮＴ
ＳＣ(14.3ＭＨz)モードの場合とは明らかに違うことが
判る(この場合、8，64，512，261，554，…，)。このよ
うに、モードの違い(水平有効画素数の違い)によって初
期アドレス設定回路をそれぞれ持たなければならないの
は不便である。そこで、本発明では、水平有効画素数が
違う複数のモードでも、１つの初期アドレス設定回路で
サポートできるような構成を採用したものである。
【００３７】次に、前段ＤＣＴ部よりのデータ送出方法
であるが、水平有効画素数が最も大きいモードの有効画
素を８×８＝64の倍数に選び、１水平期間にＤＣＴ部か
ら変換部へ送るブロック数を整数個に設定した構成とす
る。例えば、水平有効画素数を768とすると、768／64＝
12ブロック送るようにする。このような構成を採ること
により、２つの水平エリアにまたがってブロックデータ
が存在することがなくなり、ブロック単位でデータ処理
することができる。
であるが、水平有効画素数が最も大きいモードの有効画
素を８×８＝64の倍数に選び、１水平期間にＤＣＴ部か
ら変換部へ送るブロック数を整数個に設定した構成とす
る。例えば、水平有効画素数を768とすると、768／64＝
12ブロック送るようにする。このような構成を採ること
により、２つの水平エリアにまたがってブロックデータ
が存在することがなくなり、ブロック単位でデータ処理
することができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
ラインデータからブロックデータへ、あるいはブロック
データからラインデータへ変換するに際し、水平有効画
素数が最も大きいモードのアドレス発生回路を、他のモ
ードにおけるメモリアクセスのためのアドレス発生にも
共用し、有効データを記憶して、なお余ったアドレスに
は無効データを記憶させ、読出時に読み出した無効デー
タはマスク手段によりマスクして次段への送出を禁止す
ることにより、変換回路の小型化を図ることができる。
また、１水平期間のメモリアクセス回数をｎ×ｎの整数
倍のａ×ｎ×ｎ(ａは整数)としており、１水平期間にＤ
ＣＴ部へ送出するブロック数あるいはＤＣＴ部から受け
取るブロック数を整数個ａとすることができ、データ転
送の途中でブロックデータが分断されるようなことはな
くなり、ブロック単位でデータを処理することができる
等の効果がある。
ラインデータからブロックデータへ、あるいはブロック
データからラインデータへ変換するに際し、水平有効画
素数が最も大きいモードのアドレス発生回路を、他のモ
ードにおけるメモリアクセスのためのアドレス発生にも
共用し、有効データを記憶して、なお余ったアドレスに
は無効データを記憶させ、読出時に読み出した無効デー
タはマスク手段によりマスクして次段への送出を禁止す
ることにより、変換回路の小型化を図ることができる。
また、１水平期間のメモリアクセス回数をｎ×ｎの整数
倍のａ×ｎ×ｎ(ａは整数)としており、１水平期間にＤ
ＣＴ部へ送出するブロック数あるいはＤＣＴ部から受け
取るブロック数を整数個ａとすることができ、データ転
送の途中でブロックデータが分断されるようなことはな
くなり、ブロック単位でデータを処理することができる
等の効果がある。
【図１】本発明の一実施例のラインデータからブロック
データへの変換回路のブロック図である。
データへの変換回路のブロック図である。
【図２】同実施例の各モードのエリアを示す図である。
【図３】同実施例の８水平期間のブロックデータの構成
図である。
図である。
【図４】同実施例のＲＡＭ上でのアドレスマップを示す
図である。
図である。
【図５】同実施例のＲＡＭへのアクセス動作を示す図で
ある。
ある。
【図６】本発明の他の実施例のブロックデータからライ
ンデータへの変換回路のブロック図である。
ンデータへの変換回路のブロック図である。
【符号の説明】 １，２…スタティックラム(ＳＲＡＭ)、 ３…メモリコ
ントローラ、 ４…データマスク。
ントローラ、 ４…データマスク。
Claims (6)
- 【請求項１】 ＮＴＳＣ方式及びＰＡＬ方式におけるシ
ステムクロック周波数の異なる複数モードの全てをサポ
ートするラインデータからブロックデータへの変換回路
であって、 前記複数モードのうち、１水平期間の有効画素数が最も
大きいモードの有効画素数をｂmax、ブロックの画素数
を縦ｎ×横ｎとしたとき、少なくとも画素数がｎ×ｂma
xの記憶容量を備えた最小容量のメモリと、 前記有効画素数ｂmaxのモードにおけるアドレス発生順
序を予め記憶したリードオンリーメモリ(ＲＯＭ)テーブ
ルを有し、該ＲＯＭテーブルに従ってアドレスの発生を
行ない記憶するが、前記有効画素数ｂmaxのモード以外
のモードのラインデータを記憶するときは、そのモード
の１水平期間の有効画素数をｂとしたとき、ｎ水平期間
毎にｎ×ｂの有効画素を記憶し、余ったｎ×ｂmax−ｎ
×ｂのアドレスには無効画素を記憶するように制御する
メモリコントローラと、 読取時に読み取り変換されたブロックデータのうち無効
画素ブロックを次段へ出力するのを禁止する手段と、 からなることを特徴とするラインデータからブロックデ
ータへの変換回路。 - 【請求項２】 メモリコントローラの１水平期間におけ
るメモリへのアクセス回数は、各モードの１水平期間の
総サンプリング数を越えない範囲でｎ×ｎの整数倍であ
るａ×ｎ×ｎに設定されていることを特徴とする請求項
１記載のラインデータからブロックデータへの変換回
路。 - 【請求項３】 １水平期間の有効画素数ｂmaxのモード
以外のモードの場合、出力を禁止する手段は、ｎ水平期
間毎に、変換されたブロックデータの前端若しくは後
端、又は前端の一部と後端の一部の合計(ｂmax／ｎ)−
(ｂ／ｎ)個の無効画素ブロックを次段へ出力禁止するこ
とを特徴とする請求項１記載のラインデータからブロッ
クデータへの変換回路。 - 【請求項４】 ＮＴＳＣ方式及びＰＡＬ方式におけるシ
ステムクロック周波数の異なる複数モードの全てをサポ
ートするブロックデータからラインデータへの変換回路
であって、 前記複数モードのうち、１水平期間の有効画素数が最も
大きいモードの有効画素数をｂmax、ブロックの画素数
を縦ｎ×横ｎとしたとき、少なくとも画素数がｎ×ｂma
xの記憶容量を備えた最小容量のメモリと、 前記有効画素数ｂmaxのモードにおけるアドレス発生順
序を予め記憶したリードオンリーメモリ(ＲＯＭ)テーブ
ルを有し、該ＲＯＭテーブルに従ってアドレスの発生を
行ない記憶するが、前記有効画素数ｂmaxのモード以外
のモードのブロックデータを記憶するときは、そのモー
ドの１水平期間の有効画素数をｂとしたとき、ｎ水平期
間毎にｂ／ｎ個のブロックの有効画素のみを前段から受
け取り記憶し、余ったｎ×ｂmax−ｎ×ｂのアドレスに
は無効画素を記憶するように制御するメモリコントロー
ラと、 読取時に読み取り変換されたラインデータのうち無効画
素を次段へ出力するのを禁止する手段と、 からなることを特徴とするブロックデータからラインデ
ータへの変換回路。 - 【請求項５】 メモリコントローラの１水平期間におけ
るメモリへのアクセス回数は、各モードの１水平期間の
総サンプリング数を越えない範囲でｎ×ｎの整数倍であ
るａ×ｎ×ｎに設定されていることを特徴とする請求項
４記載のブロックデータからラインデータへの変換回
路。 - 【請求項６】 １水平期間の有効画素数ｂmaxのモード
以外のモードの場合、出力を禁止する手段は、ｎ水平期
間毎に、変換されたラインデータの前端若しくは後端、
又は前端の一部と後端の一部の合計ｂmax−ｂの無効画
素を次段へ出力禁止することを特徴とする請求項４記載
のブロックデータからラインデータへの変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/947,542 US5298997A (en) | 1991-10-01 | 1992-09-21 | Line data-block data converting circuit |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25369591 | 1991-10-01 | ||
| JP3-253695 | 1991-10-04 | ||
| JP25778891 | 1991-10-04 | ||
| JP3-257788 | 1991-10-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252500A true JPH05252500A (ja) | 1993-09-28 |
Family
ID=26541347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22148292A Pending JPH05252500A (ja) | 1991-10-01 | 1992-08-20 | ラインデータ・ブロックデータ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026194A (en) * | 1997-05-20 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method of image compression and decompression not requiring raster block and block raster transformation |
-
1992
- 1992-08-20 JP JP22148292A patent/JPH05252500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026194A (en) * | 1997-05-20 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method of image compression and decompression not requiring raster block and block raster transformation |
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