JPH05256910A - 試験回路 - Google Patents
試験回路Info
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- JPH05256910A JPH05256910A JP4055021A JP5502192A JPH05256910A JP H05256910 A JPH05256910 A JP H05256910A JP 4055021 A JP4055021 A JP 4055021A JP 5502192 A JP5502192 A JP 5502192A JP H05256910 A JPH05256910 A JP H05256910A
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- 238000012360 testing method Methods 0.000 title claims abstract description 69
- 239000000872 buffer Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000005259 measurement Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 3
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路における試験回路において、
外部端子のＤＣ測定を容易に測定できるようにする。 【構成】 Ｘ段カウンタ１、試験制御部２、並びにトラ
ンスファゲートＩＴ1 、ＩＴ2 、ＯＴ1 ，ＯＴ2 ，ＯＴ
2 からなるスイッチから構成される。Ｘ段カウンタ１は
外部よりパルスを入力しカウントする。Ｘ段カウンタ１
の出力信号Ｑ1 、Ｑ2 〜ＱX は試験制御部２に入力さ
れ、試験制御部２は試験の設定をする制御信号Ｍ1 , Ｍ
2 , Ｍn , Ｍn+1 を出力する。この制御信号Ｍ1 , Ｍ2
, Ｍn , Ｍn+1 により、外部入力バッファの出力先、
および外部出力バッファの入力先を内部回路３から外部
入出力端子ＤＭに切換える。
外部端子のＤＣ測定を容易に測定できるようにする。 【構成】 Ｘ段カウンタ１、試験制御部２、並びにトラ
ンスファゲートＩＴ1 、ＩＴ2 、ＯＴ1 ，ＯＴ2 ，ＯＴ
2 からなるスイッチから構成される。Ｘ段カウンタ１は
外部よりパルスを入力しカウントする。Ｘ段カウンタ１
の出力信号Ｑ1 、Ｑ2 〜ＱX は試験制御部２に入力さ
れ、試験制御部２は試験の設定をする制御信号Ｍ1 , Ｍ
2 , Ｍn , Ｍn+1 を出力する。この制御信号Ｍ1 , Ｍ2
, Ｍn , Ｍn+1 により、外部入力バッファの出力先、
および外部出力バッファの入力先を内部回路３から外部
入出力端子ＤＭに切換える。
Description
【０００１】
【産業上の利用分野】本発明は試験回路に関し、特に、
半導体集積化された回路（以下、内部回路と呼ぶ）の試
験回路に関する。
半導体集積化された回路（以下、内部回路と呼ぶ）の試
験回路に関する。
【０００２】
【従来の技術】この種の試験回路の従来例を図３に示し
た。この試験回路は、所定の動作を行う内部回路３を試
験するために使用され、通常、内部回路と一体化した形
で、半導体集積化されている。この場合、内部回路３
は、複数の外部入力端子Ｉ１、Ｉ２、外部出力端子Ｏ
１、Ｏ２、及び外部入出力端子ＩＯとを備えている。こ
のうち、外部入出力端子ＩＯは選択的に入力信号の入力
端子或いは出力信号の出力端子として使用され、この関
係で、外部入出力端子ＩＯは、入力側バッファ（以下、
単に、入力側と呼ぶ）及び出力側バッファ（以下、単
に、出力側と呼ぶ）を介して内部回路３に接続され、両
入出力側はスイッチによって切換えられ、外部入出力端
子ＩＯを選択的に入力端子或いは出力端子として使用で
きるように、構成されている。
た。この試験回路は、所定の動作を行う内部回路３を試
験するために使用され、通常、内部回路と一体化した形
で、半導体集積化されている。この場合、内部回路３
は、複数の外部入力端子Ｉ１、Ｉ２、外部出力端子Ｏ
１、Ｏ２、及び外部入出力端子ＩＯとを備えている。こ
のうち、外部入出力端子ＩＯは選択的に入力信号の入力
端子或いは出力信号の出力端子として使用され、この関
係で、外部入出力端子ＩＯは、入力側バッファ（以下、
単に、入力側と呼ぶ）及び出力側バッファ（以下、単
に、出力側と呼ぶ）を介して内部回路３に接続され、両
入出力側はスイッチによって切換えられ、外部入出力端
子ＩＯを選択的に入力端子或いは出力端子として使用で
きるように、構成されている。
【０００３】このような内部回路３を試験する試験回路
は、外部試験信号入力端子Ｓ1 ，Ｓ2 〜Ｓn と、内部回
路３に接続された制御信号端子とを備えた試験制御部２
を有している。
は、外部試験信号入力端子Ｓ1 ，Ｓ2 〜Ｓn と、内部回
路３に接続された制御信号端子とを備えた試験制御部２
を有している。
【０００４】この試験制御部２を用いて内部回路３を試
験する場合、外部試験信号入力端子Ｓ１、Ｓ２〜Ｓｎに
試験信号を入力して、制御信号Ｍ1 , Ｍ2 , Ｍ3 〜Ｍm
が制御信号端子を介して内部回路３に出力される。この
試験の際、内部回路３には、外部入力端子Ｉ1 , Ｉ2 及
び外部入出力端子ＩＯの入力側からそれぞれ入力信号が
与えられ、外部出力端子Ｏ1 , Ｏ2 及び外部入出力端子
ＩＯの出力側から出力信号が出力される。
験する場合、外部試験信号入力端子Ｓ１、Ｓ２〜Ｓｎに
試験信号を入力して、制御信号Ｍ1 , Ｍ2 , Ｍ3 〜Ｍm
が制御信号端子を介して内部回路３に出力される。この
試験の際、内部回路３には、外部入力端子Ｉ1 , Ｉ2 及
び外部入出力端子ＩＯの入力側からそれぞれ入力信号が
与えられ、外部出力端子Ｏ1 , Ｏ2 及び外部入出力端子
ＩＯの出力側から出力信号が出力される。
【０００５】この試験回路の動作をより具体的に説明す
る。まず、外部試験信号入力端子Ｓ1 , Ｓ2 〜Ｓn から
試験制御部２に入力された試験信号によって任意の試験
モードが設定され、そのための制御信号Ｍ1 , Ｍ2 , Ｍ
3 〜Ｍm が試験制御部２から内部回路３に出力される。
制御信号Ｍ1 , Ｍ2 , Ｍ3 〜Ｍm を入力した内部回路３
は、上記試験モードに応じた試験状態に変わる。このよ
うに内部回路３のモードを変え、内部回路３の機能を分
割することで、内部回路３における各種の試験を容易に
行うことができる。
る。まず、外部試験信号入力端子Ｓ1 , Ｓ2 〜Ｓn から
試験制御部２に入力された試験信号によって任意の試験
モードが設定され、そのための制御信号Ｍ1 , Ｍ2 , Ｍ
3 〜Ｍm が試験制御部２から内部回路３に出力される。
制御信号Ｍ1 , Ｍ2 , Ｍ3 〜Ｍm を入力した内部回路３
は、上記試験モードに応じた試験状態に変わる。このよ
うに内部回路３のモードを変え、内部回路３の機能を分
割することで、内部回路３における各種の試験を容易に
行うことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の試験回路は、種々の試験の内、特定の試験、例え
ば、外部入力端子、外部出力端子、或いは外部入出力端
子のＤＣ測定試験、即ち、ＤＣ電圧測定試験を行うには
不向きであるという欠点がある。具体的に言えば、上記
の回路構成において、外部入力端子、外部入出力端子の
入力側のＤＣ測定を行う場合には、任意の試験モードに
よる大規模で複雑な機能試験によって判定する必要があ
る。また、外部出力端子、外部入出力端子の出力側のＤ
Ｃ測定を行う場合、出力が希望のレベルになったところ
で機能を止めてＤＣ測定する必要がある。このように、
ＤＣ測定をする際に大規模で複雑な機能試験が必要とな
るため、測定機のプログラムが難しく、また手動試験で
の測定が困難であるという問題点があった。
来の試験回路は、種々の試験の内、特定の試験、例え
ば、外部入力端子、外部出力端子、或いは外部入出力端
子のＤＣ測定試験、即ち、ＤＣ電圧測定試験を行うには
不向きであるという欠点がある。具体的に言えば、上記
の回路構成において、外部入力端子、外部入出力端子の
入力側のＤＣ測定を行う場合には、任意の試験モードに
よる大規模で複雑な機能試験によって判定する必要があ
る。また、外部出力端子、外部入出力端子の出力側のＤ
Ｃ測定を行う場合、出力が希望のレベルになったところ
で機能を止めてＤＣ測定する必要がある。このように、
ＤＣ測定をする際に大規模で複雑な機能試験が必要とな
るため、測定機のプログラムが難しく、また手動試験で
の測定が困難であるという問題点があった。
【０００７】
【課題を解決するための手段】本発明によれば、外部入
力バッファ、及び、外部出力バッファとを備え、内部回
路を試験するための試験回路において、パルス信号を入
力するパルス入力端子と、予め定められた外部入出力端
子と、前記パルス入力端子からのパルス信号をカウント
するカウンタと、前記カウンタの出力信号を入力して試
験状態を制御する制御信号を出力する試験制御部と、前
記制御信号により外部入力バッファの出力先および外部
出力バッファの入力先を前記予め定められた外部入出力
端子に切り換えるスイッチとを備えることを特徴とする
試験回路が得られる。
力バッファ、及び、外部出力バッファとを備え、内部回
路を試験するための試験回路において、パルス信号を入
力するパルス入力端子と、予め定められた外部入出力端
子と、前記パルス入力端子からのパルス信号をカウント
するカウンタと、前記カウンタの出力信号を入力して試
験状態を制御する制御信号を出力する試験制御部と、前
記制御信号により外部入力バッファの出力先および外部
出力バッファの入力先を前記予め定められた外部入出力
端子に切り換えるスイッチとを備えることを特徴とする
試験回路が得られる。
【０００８】
【作用】上記のようにカウンタの出力信号によって制御
信号を出力する構成とし、この制御信号によって、外部
入力バッファの出力先、外部出力バッファの入力先を特
定の外部入出力端子に切換え接続することにより、ＤＣ
測定を容易に行うことができる。
信号を出力する構成とし、この制御信号によって、外部
入力バッファの出力先、外部出力バッファの入力先を特
定の外部入出力端子に切換え接続することにより、ＤＣ
測定を容易に行うことができる。
【０００９】
【実施例】以下、本発明の第一の実施例を説明する。図
１は本発明の第一の実施例に係る試験回路の回路図を示
し、この試験回路は、図３に示された従来の試験回路と
同様に、内部回路３を試験するための回路であり、内部
回路３と共に集積回路化されており、外部入力端子Ｉ
１、Ｉ２、外部出力端子Ｏ１、Ｏ２、及び外部入出力端
子ＩＯを備えている。図示された試験回路は、更に、外
部パルス信号入力端子Ｐ１及び外部リセット信号入力端
子Ｒ１を備えたＸ段カウンタ１、カウンタ１の出力を受
け、（ｎ＋１）個の制御信号端子に制御信号Ｍ１〜Ｍｎ
＋１を出力する試験制御部２、並びに内部回路３と各端
子との間に設けられたバッファ（番号なし）及びスイッ
チ（トランスファゲート）ＩＴ１〜ＩＴｎ、ＯＴ１〜Ｏ
Ｔｍ、Ｔ１とから構成されている。各トランスファゲー
トはＮ側及びＰ側端子を備え、Ｎ側端子及びＰ側端子
に、論理信号”１”及び”０”がそれぞれ与えられた状
態で開き、逆の論理信号が与えられた状態では、閉じた
状態にあるものとして説明する。
１は本発明の第一の実施例に係る試験回路の回路図を示
し、この試験回路は、図３に示された従来の試験回路と
同様に、内部回路３を試験するための回路であり、内部
回路３と共に集積回路化されており、外部入力端子Ｉ
１、Ｉ２、外部出力端子Ｏ１、Ｏ２、及び外部入出力端
子ＩＯを備えている。図示された試験回路は、更に、外
部パルス信号入力端子Ｐ１及び外部リセット信号入力端
子Ｒ１を備えたＸ段カウンタ１、カウンタ１の出力を受
け、（ｎ＋１）個の制御信号端子に制御信号Ｍ１〜Ｍｎ
＋１を出力する試験制御部２、並びに内部回路３と各端
子との間に設けられたバッファ（番号なし）及びスイッ
チ（トランスファゲート）ＩＴ１〜ＩＴｎ、ＯＴ１〜Ｏ
Ｔｍ、Ｔ１とから構成されている。各トランスファゲー
トはＮ側及びＰ側端子を備え、Ｎ側端子及びＰ側端子
に、論理信号”１”及び”０”がそれぞれ与えられた状
態で開き、逆の論理信号が与えられた状態では、閉じた
状態にあるものとして説明する。
【００１０】また、図示された外部パルス信号入力端子
Ｐ１と接地間には、プルダウン抵抗Ｒが接続されると共
に、外部パルス信号入力端子Ｐ１はＸ段カウンタ１のク
ロック入力端子ＣＫと直接接続され、他方、反転クロッ
ク入力端子（ここでは、ｃｋであらわす）に対してイン
バータ回路を介して接続されている。
Ｐ１と接地間には、プルダウン抵抗Ｒが接続されると共
に、外部パルス信号入力端子Ｐ１はＸ段カウンタ１のク
ロック入力端子ＣＫと直接接続され、他方、反転クロッ
ク入力端子（ここでは、ｃｋであらわす）に対してイン
バータ回路を介して接続されている。
【００１１】外部リセット信号入力端子Ｒ１からリセッ
ト信号を受けると、Ｘ段カウンタ１、及び場合によって
は内部回路３をも初期化される。外部パルス信号入力端
子Ｐ１から与えられる外部パルス信号はクロック入力端
子ＣＫを介してＸ段カウンタ１に入力され，カウントさ
れ、カウント結果がカウント出力信号Ｑ1 , Ｑ2 〜ＱX
（Ｘ＝１, ２, ３, …）として試験制御部２へ出力され
る。
ト信号を受けると、Ｘ段カウンタ１、及び場合によって
は内部回路３をも初期化される。外部パルス信号入力端
子Ｐ１から与えられる外部パルス信号はクロック入力端
子ＣＫを介してＸ段カウンタ１に入力され，カウントさ
れ、カウント結果がカウント出力信号Ｑ1 , Ｑ2 〜ＱX
（Ｘ＝１, ２, ３, …）として試験制御部２へ出力され
る。
【００１２】ここで、内部回路３と各端子の間に設けら
れたトランスファゲートＩＴ１、Ｔ２、ＩＴｎ、ＯＴ
１、ＯＴ２、ＯＴｍはＮ及びＰチャンネル側ゲート端子
を有しており、両チャンネル側ゲート端子には互いに逆
極性の制御信号が与えられている。具体的に言えば、外
部入力端子Ｉ1 , Ｉ2 及び外部入出力端子ＩＯの入力側
は、各入力バッファを通して、内部回路３及びトランス
ファゲートＩＴ1 , ＩＴ2 〜ＩＴn に接続されている。
各トランスファゲートＩＴ1 , ＩＴ2 〜ＩＴn の他方
（出力側）は共に特定の外部入出力端子ＤＭに接続され
ており、外部へ出力される。また、各トランスファゲー
トＩＴ1 , ＩＴ2 〜ＩＴn の各Ｎチャンネル側ゲートに
は、制御信号Ｍ1 , Ｍ2 〜Ｍn がそれぞれ入力される。
一方、各Ｐチャンネル側ゲートには、各Ｎチャンネル側
ゲートの反転信号が入力される。
れたトランスファゲートＩＴ１、Ｔ２、ＩＴｎ、ＯＴ
１、ＯＴ２、ＯＴｍはＮ及びＰチャンネル側ゲート端子
を有しており、両チャンネル側ゲート端子には互いに逆
極性の制御信号が与えられている。具体的に言えば、外
部入力端子Ｉ1 , Ｉ2 及び外部入出力端子ＩＯの入力側
は、各入力バッファを通して、内部回路３及びトランス
ファゲートＩＴ1 , ＩＴ2 〜ＩＴn に接続されている。
各トランスファゲートＩＴ1 , ＩＴ2 〜ＩＴn の他方
（出力側）は共に特定の外部入出力端子ＤＭに接続され
ており、外部へ出力される。また、各トランスファゲー
トＩＴ1 , ＩＴ2 〜ＩＴn の各Ｎチャンネル側ゲートに
は、制御信号Ｍ1 , Ｍ2 〜Ｍn がそれぞれ入力される。
一方、各Ｐチャンネル側ゲートには、各Ｎチャンネル側
ゲートの反転信号が入力される。
【００１３】外部出力端子Ｏ1 , Ｏ2 及び外部入出力端
子ＩＯの出力側に接続される出力バッファの入力は、ト
ランスファゲートＯＴ1 , ＯＴ2 〜ＯＴm により、内部
回路３及び外部入出力端子ＤＭに選択的に接続される。
各トランスファゲートＯＴ1, ＯＴ2 〜ＯＴm の内部回
路３に接続される側の各Ｐチャンネル側ゲートは、共に
制御信号Ｍn+1 を入力し、各Ｎチャンネル側ゲートは共
にＰチャンネル側ゲート入力の反転信号を入力する。ま
た、各トランスファゲートＯＴ1 , ＯＴ2 〜ＯＴm の外
部入出力端子ＤＭに接続される側の各Ｎチャンネル側ゲ
ートは、共に制御信号Ｍn+1 を入力し、各Ｐチャンネル
側ゲートは共にＮチャンネル側ゲート入力の反転信号を
入力する。更に、トランスファゲートＴ1 は、外部入出
力端子ＩＯの出力側を構成するトランスファゲートで、
そのゲート入力は内部回路３に接続され、トランスファ
ゲートＯＴm 及び出力バッファからの出力を外部入出力
端子ＩＯに選択的に送出する。
子ＩＯの出力側に接続される出力バッファの入力は、ト
ランスファゲートＯＴ1 , ＯＴ2 〜ＯＴm により、内部
回路３及び外部入出力端子ＤＭに選択的に接続される。
各トランスファゲートＯＴ1, ＯＴ2 〜ＯＴm の内部回
路３に接続される側の各Ｐチャンネル側ゲートは、共に
制御信号Ｍn+1 を入力し、各Ｎチャンネル側ゲートは共
にＰチャンネル側ゲート入力の反転信号を入力する。ま
た、各トランスファゲートＯＴ1 , ＯＴ2 〜ＯＴm の外
部入出力端子ＤＭに接続される側の各Ｎチャンネル側ゲ
ートは、共に制御信号Ｍn+1 を入力し、各Ｐチャンネル
側ゲートは共にＮチャンネル側ゲート入力の反転信号を
入力する。更に、トランスファゲートＴ1 は、外部入出
力端子ＩＯの出力側を構成するトランスファゲートで、
そのゲート入力は内部回路３に接続され、トランスファ
ゲートＯＴm 及び出力バッファからの出力を外部入出力
端子ＩＯに選択的に送出する。
【００１４】試験制御部２は、Ｘ段カウンタ１の出力信
号Ｑ1 , Ｑ2 〜ＱX を受け、各試験状態を設定するコン
トロール信号Ｍ1 , Ｍ2 〜Ｍn 、Ｍn+1 を前記各トラン
スファゲートＩＴ1 , ＩＴ2 〜ＩＴn 、ＯＴ1 , ＯＴ2
〜ＯＴm のゲート入力へ出力する。また、内部回路３
は、外部入力端子Ｉ1 , Ｉ2 、外部出力端子Ｏ1 , Ｏ
2、外部入出力端子ＩＯにそれぞれ接続され、通常の製
品機能を備えたブロックから構成されるものである。
号Ｑ1 , Ｑ2 〜ＱX を受け、各試験状態を設定するコン
トロール信号Ｍ1 , Ｍ2 〜Ｍn 、Ｍn+1 を前記各トラン
スファゲートＩＴ1 , ＩＴ2 〜ＩＴn 、ＯＴ1 , ＯＴ2
〜ＯＴm のゲート入力へ出力する。また、内部回路３
は、外部入力端子Ｉ1 , Ｉ2 、外部出力端子Ｏ1 , Ｏ
2、外部入出力端子ＩＯにそれぞれ接続され、通常の製
品機能を備えたブロックから構成されるものである。
【００１５】以上説明した第一の実施例に係る試験回路
の動作を以下に説明する。まず、外部リセット信号入力
端子Ｒ１によってＸ段カウンタ１が初期化されて、カウ
ンタ値は０となる。この時、制御信号Ｍ1 , Ｍ2 〜Ｍn
, Ｍn+1 は全て低レベル（論理”０”レベル）とな
り、通常動作状態となる。即ち、外部入力端子Ｉ１及び
Ｉ２に接続された入力バッファは内部回路３に接続さ
れ、他方、外部出力端子Ｏ１及びＯ２に接続された出力
バッファも、トランスファゲートＯＴ１及びＯＴ２の内
部回路３側のゲートを介して、内部回路３に接続されて
いる。また、外部入出力端子ＩＯは選択的には入力バッ
ファ或いは出力バッファと接続されている。
の動作を以下に説明する。まず、外部リセット信号入力
端子Ｒ１によってＸ段カウンタ１が初期化されて、カウ
ンタ値は０となる。この時、制御信号Ｍ1 , Ｍ2 〜Ｍn
, Ｍn+1 は全て低レベル（論理”０”レベル）とな
り、通常動作状態となる。即ち、外部入力端子Ｉ１及び
Ｉ２に接続された入力バッファは内部回路３に接続さ
れ、他方、外部出力端子Ｏ１及びＯ２に接続された出力
バッファも、トランスファゲートＯＴ１及びＯＴ２の内
部回路３側のゲートを介して、内部回路３に接続されて
いる。また、外部入出力端子ＩＯは選択的には入力バッ
ファ或いは出力バッファと接続されている。
【００１６】一方、外部パルス信号入力端子Ｐ1 により
入力される１つ目のパルスでＸ段カウンタ１のカウンタ
値は１となる。これにより、試験制御部２は、制御信号
Ｍ１のみ高レベルとなる。すると、トランスファゲート
ＩＴ1 のみがオンし、外部入力端子１１に接続される入
力バッファの出力のみが外部入出力端子ＤＭに出力さ
れ、このため外部入力端子Ｉ1 のＤＣ測定が容易とな
る。
入力される１つ目のパルスでＸ段カウンタ１のカウンタ
値は１となる。これにより、試験制御部２は、制御信号
Ｍ１のみ高レベルとなる。すると、トランスファゲート
ＩＴ1 のみがオンし、外部入力端子１１に接続される入
力バッファの出力のみが外部入出力端子ＤＭに出力さ
れ、このため外部入力端子Ｉ1 のＤＣ測定が容易とな
る。
【００１７】次に、外部パルス信号入力端子Ｐ1 により
入力される２つ目のパルスで、Ｘ段カウンタ１のカウン
タ値は２となる。これにより試験制御部２はコントロー
ル信号Ｍ2 のみ高レベルとなり、トランスファゲートＩ
Ｔ2 のみがオンする。すると、外部入力端子Ｉ2 に接続
される入力バッファの出力のみが外部入出力端子ＤＭに
出力され、このため外部入力端子Ｉ2 のＤＣ測定が可能
となる。
入力される２つ目のパルスで、Ｘ段カウンタ１のカウン
タ値は２となる。これにより試験制御部２はコントロー
ル信号Ｍ2 のみ高レベルとなり、トランスファゲートＩ
Ｔ2 のみがオンする。すると、外部入力端子Ｉ2 に接続
される入力バッファの出力のみが外部入出力端子ＤＭに
出力され、このため外部入力端子Ｉ2 のＤＣ測定が可能
となる。
【００１８】また、外部パルス信号入力端子Ｐ1 により
入力されるｎ個目のパルスで、Ｘ段カウンタ１のカウン
タ値はｎとなる。これにより試験制御部２は制御信号Ｍ
ｎのみ高レベルとなり、トランスファゲートＩＴn のみ
がオンする。これによって、外部入出力端子ＩＯに接続
される入力バッファの出力のみが外部入出力端子ＤＭに
出力され、外部入出力端子ＩＯの入力時のＤＣ測定がで
きる。
入力されるｎ個目のパルスで、Ｘ段カウンタ１のカウン
タ値はｎとなる。これにより試験制御部２は制御信号Ｍ
ｎのみ高レベルとなり、トランスファゲートＩＴn のみ
がオンする。これによって、外部入出力端子ＩＯに接続
される入力バッファの出力のみが外部入出力端子ＤＭに
出力され、外部入出力端子ＩＯの入力時のＤＣ測定がで
きる。
【００１９】更に、外部パルス信号入力端子Ｐ１により
入力されるｎ＋１個目のパルスで、Ｘ段カウンタ１のカ
ウンタ値はｎ＋１となる。これにより試験制御部２は制
御信号Ｍn+1 のみ高レベルとなりトランスファゲートＯ
Ｔ1 , ＯＴ2 〜ＯＴm の内部回路３側のゲートが閉じた
状態となり、他方、外部入出力端子ＤＭ側のゲートが開
いた状態になる。この結果、外部出力端子Ｏ1 , Ｏ2 及
び外部入出力端子ＩＯに接続される出力バッファの入力
は、外部入出力端子ＤＭに切り換えられる。このため、
外部出力端子Ｏ1 , Ｏ2 及び外部入出力端子ＩＯの出力
時のＤＣ測定が可能となる。
入力されるｎ＋１個目のパルスで、Ｘ段カウンタ１のカ
ウンタ値はｎ＋１となる。これにより試験制御部２は制
御信号Ｍn+1 のみ高レベルとなりトランスファゲートＯ
Ｔ1 , ＯＴ2 〜ＯＴm の内部回路３側のゲートが閉じた
状態となり、他方、外部入出力端子ＤＭ側のゲートが開
いた状態になる。この結果、外部出力端子Ｏ1 , Ｏ2 及
び外部入出力端子ＩＯに接続される出力バッファの入力
は、外部入出力端子ＤＭに切り換えられる。このため、
外部出力端子Ｏ1 , Ｏ2 及び外部入出力端子ＩＯの出力
時のＤＣ測定が可能となる。
【００２０】一方、トランスファゲートＴ1 は、外部入
出力端子ＩＯの入力側におけるＤＣ測定（制御信号Ｍn
のみ高レベル）の時はオフし、また、外部入出力端子Ｉ
Ｏの出力側におけるＤＣ測定（制御信号Ｍn+1 のみ高レ
ベル）の時はオンするように、内部回路３により設定さ
れる。内部回路３の設定が難しい場合、制御信号Ｍn+1
によってもオンできるように論理を組み込む必要があ
る。
出力端子ＩＯの入力側におけるＤＣ測定（制御信号Ｍn
のみ高レベル）の時はオフし、また、外部入出力端子Ｉ
Ｏの出力側におけるＤＣ測定（制御信号Ｍn+1 のみ高レ
ベル）の時はオンするように、内部回路３により設定さ
れる。内部回路３の設定が難しい場合、制御信号Ｍn+1
によってもオンできるように論理を組み込む必要があ
る。
【００２１】図示されているように、外部パルス信号入
力端子Ｐ1 に接続されたプルダウン抵抗Ｒは、外部パル
ス信号入力端子Ｐ1 よりノイズが入力された場合におい
て、Ｘ段カウンタ１がカウントしないよう保護するもの
である。プルダウン抵抗に代えてプルアップ抵抗を用い
て勿論良い。また、外部にて開放状態にならない場合に
は、この抵抗は特に必要ない。
力端子Ｐ1 に接続されたプルダウン抵抗Ｒは、外部パル
ス信号入力端子Ｐ1 よりノイズが入力された場合におい
て、Ｘ段カウンタ１がカウントしないよう保護するもの
である。プルダウン抵抗に代えてプルアップ抵抗を用い
て勿論良い。また、外部にて開放状態にならない場合に
は、この抵抗は特に必要ない。
【００２２】また、図１の回路図では、外部入力端子Ｉ
1 ，Ｉ2 、外部入出力端子ＩＯの入力側のＤＣ測定をす
る場合に外部に出力する端子（外部入出力端子ＤＭ）
と、外部出力端子Ｏ1 ，Ｏ2 、外部入出力端子Ｉ1 ，Ｉ
2 の出力側のＤＣ測定をする場合に外部より入力する端
子（外部入出力端子ＤＭ）とを共通にする構成とした
が、特に共通にする必要はなく、別の端子を設けてもよ
い。また、外部入力端子Ｉ1 ，Ｉ2 、外部入出力端子Ｉ
Ｏの入力側のＤＣ測定をする場合において外部に出力す
る端子（外部入出力端子ＤＭ）は、特に１端子に限る必
要はない。可能であれば、各外部入力端子にそれぞれ１
端子を使用する構成としても良い。この構成とすれば、
一度に全ての外部入力端子Ｉ1 ，Ｉ2 、外部入出力端子
ＩＯの入力側のＤＣ測定ができるという効果がある。
1 ，Ｉ2 、外部入出力端子ＩＯの入力側のＤＣ測定をす
る場合に外部に出力する端子（外部入出力端子ＤＭ）
と、外部出力端子Ｏ1 ，Ｏ2 、外部入出力端子Ｉ1 ，Ｉ
2 の出力側のＤＣ測定をする場合に外部より入力する端
子（外部入出力端子ＤＭ）とを共通にする構成とした
が、特に共通にする必要はなく、別の端子を設けてもよ
い。また、外部入力端子Ｉ1 ，Ｉ2 、外部入出力端子Ｉ
Ｏの入力側のＤＣ測定をする場合において外部に出力す
る端子（外部入出力端子ＤＭ）は、特に１端子に限る必
要はない。可能であれば、各外部入力端子にそれぞれ１
端子を使用する構成としても良い。この構成とすれば、
一度に全ての外部入力端子Ｉ1 ，Ｉ2 、外部入出力端子
ＩＯの入力側のＤＣ測定ができるという効果がある。
【００２３】以下に、外部入力端子が１２本（外部リセ
ット信号入力端子, 外部パルス信号入力端子を含む）、
外部入出力端子が５本（外部入出力端子ＤＭを含む）、
外部出力端子が１０本の場合の例について説明する。こ
の場合、外部入力端子数が１０（外部リセット信号入力
端子, 外部パルス信号入力端子を除く）＋外部入出力端
子数が４（外部入出力端子ＤＭを除く）＋１（出力側の
ＤＣ測定時）＋１（通常動作状態）＝１６であるから、
図１の構成とした場合には１６本の制御信号が必要であ
り、従ってＸ段カウンタは４段となる。４段カウンタの
カウンタ値が０の時には通常動作状態となり、カウンタ
値が１〜１０で外部入力端子１〜１０のＤＣ測定がで
き、カウンタ値が１１〜１４で、外部入出力端子１〜４
の入力側のＤＣ測定ができ、カウンタ値が１５で外部出
力端子１〜１０と、外部入出力端子１〜４の出力側のＤ
Ｃ測定ができる。
ット信号入力端子, 外部パルス信号入力端子を含む）、
外部入出力端子が５本（外部入出力端子ＤＭを含む）、
外部出力端子が１０本の場合の例について説明する。こ
の場合、外部入力端子数が１０（外部リセット信号入力
端子, 外部パルス信号入力端子を除く）＋外部入出力端
子数が４（外部入出力端子ＤＭを除く）＋１（出力側の
ＤＣ測定時）＋１（通常動作状態）＝１６であるから、
図１の構成とした場合には１６本の制御信号が必要であ
り、従ってＸ段カウンタは４段となる。４段カウンタの
カウンタ値が０の時には通常動作状態となり、カウンタ
値が１〜１０で外部入力端子１〜１０のＤＣ測定がで
き、カウンタ値が１１〜１４で、外部入出力端子１〜４
の入力側のＤＣ測定ができ、カウンタ値が１５で外部出
力端子１〜１０と、外部入出力端子１〜４の出力側のＤ
Ｃ測定ができる。
【００２４】図２は本発明の第二の実施例に係る試験回
路の一部を示した。この試験回路は、基本的な構成は図
１に示した第一実施例と同様であり、外部入力端子（外
部入出力端子の入力側）だけ相違する。よって、以下に
この相違点に関する箇所の説明をする。
路の一部を示した。この試験回路は、基本的な構成は図
１に示した第一実施例と同様であり、外部入力端子（外
部入出力端子の入力側）だけ相違する。よって、以下に
この相違点に関する箇所の説明をする。
【００２５】外部入力端子Ｉ1 , Ｉ2 , Ｉ3 〜Ｉn は、
各入力バッファを通して内部回路（図示せず）及びトラ
ンスファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn に入力
される。各トランスファゲートＩＴ1 , ＩＴ2 , ＩＴ3
〜ＩＴn の他方（出力側）は、ｎ入力のＡＮＤゲートＡ
1 及びｎ入力のＯＲゲートＯ1 に入力される。トランス
ファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn のＮチャン
ネル側ゲートはそれぞれ制御信号Ｍ1 を入力し、またＰ
チャンネル側ゲートはＮチャンネル側ゲート入力の反転
信号を入力する。
各入力バッファを通して内部回路（図示せず）及びトラ
ンスファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn に入力
される。各トランスファゲートＩＴ1 , ＩＴ2 , ＩＴ3
〜ＩＴn の他方（出力側）は、ｎ入力のＡＮＤゲートＡ
1 及びｎ入力のＯＲゲートＯ1 に入力される。トランス
ファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn のＮチャン
ネル側ゲートはそれぞれ制御信号Ｍ1 を入力し、またＰ
チャンネル側ゲートはＮチャンネル側ゲート入力の反転
信号を入力する。
【００２６】ＡＮＤゲートＡ1 の出力はトランスファゲ
ートＴ1 へ出力され、またＯＲゲートＯ1 の出力はトラ
ンスファゲートＴ2 へ出力される。トランスファゲート
Ｔ1, Ｔ2 の他方（出力側）は共に外部入出力端子ＤＭ
へ出力される。また、トランスファゲートＴ1 , Ｔ2 の
Ｎチャンネル側ゲートは制御信号Ｍ1 ′, Ｍ1 ″をそれ
ぞれ入力し、またＰチャンネル側ゲートは各Ｎチャンネ
ル側ゲート入力の反転信号を入力する。
ートＴ1 へ出力され、またＯＲゲートＯ1 の出力はトラ
ンスファゲートＴ2 へ出力される。トランスファゲート
Ｔ1, Ｔ2 の他方（出力側）は共に外部入出力端子ＤＭ
へ出力される。また、トランスファゲートＴ1 , Ｔ2 の
Ｎチャンネル側ゲートは制御信号Ｍ1 ′, Ｍ1 ″をそれ
ぞれ入力し、またＰチャンネル側ゲートは各Ｎチャンネ
ル側ゲート入力の反転信号を入力する。
【００２７】以下に第二の実施例に係る試験回路の動作
を説明する。Ｘ段カウンタ（図示せず）におけるカウン
タ値が１となると、試験制御部２から出力される制御信
号Ｍ1 , Ｍ1 ′が高レベルになり、トランスファゲート
ＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn , Ｔ1 がそれぞれオン
する。このため、外部入力端子Ｉ1 , Ｉ2 , Ｉ3 〜Ｉn
が全て高レベルとなった場合には、外部入出力端子ＤＭ
はＡＮＤゲートＡ1 により高レベルになる。
を説明する。Ｘ段カウンタ（図示せず）におけるカウン
タ値が１となると、試験制御部２から出力される制御信
号Ｍ1 , Ｍ1 ′が高レベルになり、トランスファゲート
ＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴn , Ｔ1 がそれぞれオン
する。このため、外部入力端子Ｉ1 , Ｉ2 , Ｉ3 〜Ｉn
が全て高レベルとなった場合には、外部入出力端子ＤＭ
はＡＮＤゲートＡ1 により高レベルになる。
【００２８】また、Ｘ段カウンタのカウンタ値が２とな
った場合には、制御信号Ｍ1 , Ｍ1″が高レベルにな
り、トランスファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴ
n , Ｔ2 がそれぞれオンする。このため、外部入力端子
Ｉ1 , Ｉ2 , Ｉ3 〜Ｉn が全て低レベルとなった場合に
は、外部入出力端子ＤＭはＯＲゲートＯ1 により低レベ
ルになる。これにより外部入力端子Ｉ1 , Ｉ2 , Ｉ3 〜
Ｉn のＤＣ測定を全端子まとめて行うことができる。
った場合には、制御信号Ｍ1 , Ｍ1″が高レベルにな
り、トランスファゲートＩＴ1 , ＩＴ2 , ＩＴ3 〜ＩＴ
n , Ｔ2 がそれぞれオンする。このため、外部入力端子
Ｉ1 , Ｉ2 , Ｉ3 〜Ｉn が全て低レベルとなった場合に
は、外部入出力端子ＤＭはＯＲゲートＯ1 により低レベ
ルになる。これにより外部入力端子Ｉ1 , Ｉ2 , Ｉ3 〜
Ｉn のＤＣ測定を全端子まとめて行うことができる。
【００２９】
【発明の効果】以上説明したように本発明の試験回路に
よれば、大規模で複雑な機能試験を要することなく外部
入力端子および外部入出力端子のＤＣ測定できる。この
ため、測定機のプログラムが容易となり、また手動試験
も容易に測定できるという効果を有する。
よれば、大規模で複雑な機能試験を要することなく外部
入力端子および外部入出力端子のＤＣ測定できる。この
ため、測定機のプログラムが容易となり、また手動試験
も容易に測定できるという効果を有する。
【図１】本発明の第一実施例の試験回路の回路図であ
る。
る。
【図２】本発明の第二実施例の試験回路の回路図であ
る。
る。
【図３】従来の試験回路の回路図である。
Ｒ1 外部リセット信号入力端子 Ｐ1 パルス信号入力端子 Ｉ1 , Ｉ2 , Ｉ3 , Ｉn 外部入力端子 ＩＯ, ＤＭ 外部入出力端子 Ｑ1 , Ｑ2 , ＱX 出力信号 Ｍ1 , Ｍ1 ′, Ｍ1 ″, Ｍ2 , Ｍn , Ｍn+1 制御信号 Ｒ プルダウン抵抗 ＩＴ1 , ＩＴ2 , ＩＴ3 , ＩＴn , ＯＴ1 , ＯＴ2 , Ｏ
Ｔm , Ｔ1 , Ｔ2 トランスファゲート Ａ1 ＡＮＤゲート Ｏ1 ＯＲゲート Ｓ1 , Ｓ2 , Ｓn 外部テスト信号入力端子 Ｎ Ｎチャンネルトランジスタ Ｐ Ｐチャンネルトランジスタ
Ｔm , Ｔ1 , Ｔ2 トランスファゲート Ａ1 ＡＮＤゲート Ｏ1 ＯＲゲート Ｓ1 , Ｓ2 , Ｓn 外部テスト信号入力端子 Ｎ Ｎチャンネルトランジスタ Ｐ Ｐチャンネルトランジスタ
Claims (1)
- 【請求項１】 外部入力バッファ、及び、外部出力バッ
ファとを備え、内部回路を試験するための試験回路にお
いて、パルス信号を入力するパルス入力端子と、予め定
められた外部入出力端子と、前記パルス入力端子からの
パルス信号をカウントするカウンタと、前記カウンタの
出力信号を入力して試験状態を制御する制御信号を出力
する試験制御部と、前記制御信号により外部入力バッフ
ァの出力先および外部出力バッファの入力先を前記予め
定められた外部入出力端子に切り換えるスイッチとを備
えることを特徴とする試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055021A JPH05256910A (ja) | 1992-03-13 | 1992-03-13 | 試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055021A JPH05256910A (ja) | 1992-03-13 | 1992-03-13 | 試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256910A true JPH05256910A (ja) | 1993-10-08 |
Family
ID=12987018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055021A Withdrawn JPH05256910A (ja) | 1992-03-13 | 1992-03-13 | 試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05256910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1992
- 1992-03-13 JP JP4055021A patent/JPH05256910A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |