JPH05257873A

JPH05257873A - 優先判定方法および優先判定回路

Info

Publication number: JPH05257873A
Application number: JP5555992A
Authority: JP
Inventors: Tetsuya Mochida; 哲也持田; Masataka Kobayashi; 正隆小林; Akira Ido; 明井戸; Hideo Haruta; 日出雄春田; Yasuhiro Furukawa; 泰宏古川; Masatsugu Shinozaki; 雅継篠崎
Original assignee: Hitachi Ltd; Hitachi Microsoftware Systems Inc
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1992-03-13
Filing date: 1992-03-13
Publication date: 1993-10-08

Abstract

(57)【要約】（修正有）【目的】モジュールに固有のバスアクセスの最大待ち時
間を越えることなく、効率的なバス転送を実現可能とす
る。【構成】固定優先度レジスタ２１０はモジュールごとに
予め決めた固定優先度を格納しており、固定優先度比較
部２２０で各モジュール間の比較をする。変動優先度比
較部２４０は各モジュールが格納していてバス許可信号
が出されるたびに変動する変動優先度を比較する。優先
判定制御部２６０は固定優先度比較部２２０および変動
優先度比較部２４０の比較結果に基づくバス要求信号の
うち、固定優先度が最も高いモジュールにバス許可信号
を出し、固定優先度が最も高いモジュールが２つ以上あ
る場合は、変動優先度が最も高いものにバス許可信号を
出す。なお、変動優先度比較部２４０は、バス許可信号
が出力されたモジュールの変動優先度を最低とし他のモ
ジュールを１つずつ高くする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスアービタや割込み
コントローラにおいて、複数のバス要求信号や割込み信
号の優先度を判定する優先判定回路に関する。

【０００２】

【従来の技術】バスアービタにおいて、バスアービトレ
ーションを行う際の優先判定方法としては、モジュール
の優先度を固定的に決定する固定優先判定方法やアービ
トレーションを行うたびに優先度を変化させる変動優先
方法がある。

【０００３】固定優先判定方法は、モジュールごとに、
予め優先度を固定的に決定しておき、複数のモジュール
からバス要求信号が出力された場合に、これらのモジュ
ールの固定優先度を比較して、固定優先度が最も高いモ
ジュールに対して、バス許可信号を出力するようにする
方法である。そこで、固定優先度は、全て異なる値が設
定されるようになっており、バス権獲得の必要性が高い
モジュールの順に、高い値が設定されている。

【０００４】また、変動優先方法は、バスアービトレー
ションを行うたびにモジュールの優先度を変動させ、複
数のモジュールからバス要求信号が出力された場合に、
これらのモジュールのその時点の変動優先度を比較し
て、変動優先度が最も高いモジュールに対して、バス許
可信号を出力するようにする方法である。

【０００５】変動優先方法としては、ＬＲＵアルゴリズ
ムを用いて、バスアービトレーションを行うたびに、バ
ス許可信号が出力されたモジュールの優先度を最低に
し、他のモジュールの優先度を１つずつ高くすることに
より、優先度を各モジュールで平均化させる巡回優先判
定方法が一般的である。この方法については、特開平２
−５９９５０号公報に詳しく記載されている。

【０００６】また、特開平２−２１９１５６号公報で
は、巡回優先判定方法に加えて、各モジュールを高優先
レベルと低優先レベルとに分けることにより、バス権を
獲得するまでの時間を短くする必要があるモジュールに
対する対策を行っている。

【０００７】

【発明が解決しようとする課題】固定優先判定方法で
は、高い優先度のモジュールがバス権を必ず獲得できる
ため、１つのモジュールがバスを占有してしまう可能性
がある。

【０００８】また、巡回優先判定方法では、全モジュー
ルの優先度が平等であるため、通信系のＩ／Ｏ等の短い
応答時間が必要なモジュールに対してバス権を早く与え
ることができない。この問題は、上述したように、各モ
ジュールを高優先レベルと低優先レベルとに分けること
により、ある程度解決できるが、バス使用率やバス権獲
得までの最大待ち時間がモジュールによって異なってい
るため、２つのレベルに分類するだけでは柔軟な対応に
欠ける。

【０００９】本発明の目的は、バスアービトレーション
における優先判定において、モジュールに固有のバスア
クセスの最大待ち時間を越えることなく、効率的なバス
転送を実現可能とすることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、固定優先判定方法および巡回優先判定方
法の２つの方法を組合せるようにしている。

【００１１】すなわち、最初に、固定優先判定方法によ
り、バス権を要求しているモジュールのうち、固定優先
度が最も高いモジュールを選択する。このとき、固定優
先度が最も高いモジュールが複数ある場合には、巡回優
先判定方法により、今回より前にバス権が与えられた時
刻が最も古いモジュールを選択する。

【００１２】具体的には、本発明は、システムバスに接
続された複数のモジュールのいずれか１つに、システム
バスに対するバス権を与える制御を行うバスアービタに
適用され、２つ以上のモジュールからバス権が要求され
た場合に、これらのモジュールのうちからバス権を与え
る１つのモジュールを決定する優先判定回路において、
複数のモジュールごとに、予め決められた固定優先度を
格納している固定優先度記憶部と、固定優先度記憶部に
格納されている固定優先度を各モジュール間で比較する
固定優先度比較部と、複数のモジュールごとに、複数の
モジュールのいずれか１つにバス権が与えられるたびに
変動する変動優先度を格納している変動優先度記憶部
と、変動優先度記憶部に格納されている変動優先度を各
モジュール間で比較する変動優先度比較部と、固定優先
度比較部の比較結果、バス権を要求している２つ以上の
モジュールのうち、最も高い固定優先度のモジュールが
１つならば、そのモジュールにバス権を与えるよう決定
し、最も高い固定優先度のモジュールが２つ以上なら
ば、変動優先度比較部の比較結果、それらのモジュール
のうち、最も高い変動優先度のモジュールにバス権を与
えるよう決定する優先判定制御部とを備えるようにして
いる。

【００１３】そして、バスアービタは、１つのモジュー
ルからバス権が要求された場合には、このモジュールに
バス権を与え、２つ以上のモジュールからバス権が要求
された場合には、優先判定回路によりバス権を与えるよ
う決定されたモジュールにバス権を与える。

【００１４】なお、変動優先度比較部は、優先判定制御
部によりバス権が与えられるよう決定されたモジュール
の変動優先度を最低とし、他のモジュールの変度優先度
を１つずつ高くすることにより、複数のモジュールのい
ずれか１つにバス権が与えられるたびに、変動優先度を
変動させるようにすることができる。

【００１５】このような優先判定回路を適用したバスア
ービタは、システムバスと、システムバスに接続された
複数のモジュールとを備えたコンピュータシステムに用
いられることができる。

【００１６】また、本発明は、複数のＩ／Ｏから要求さ
れる割込み権についても優先判定を行うことが可能であ
る。

【００１７】すなわち、最初に、固定優先判定方法によ
り、割込み権を要求しているＩ／Ｏのうち、固定優先度
が最も高いＩ／Ｏを選択する。このとき、固定優先度が
最も高いＩ／Ｏが複数ある場合には、巡回優先判定方法
により、今回より前に割込み権が与えられた時刻が最も
古いＩ／Ｏを選択する。

【００１８】具体的には、本発明は、システムバスに接
続された複数のＩ／Ｏのいずれか１つに、システムバス
に接続されたプロセッサに対する割込み権を与える制御
を行う割込みコントローラに適用され、２つ以上のＩ／
Ｏから割込み権が要求された場合に、これらのＩ／Ｏの
うちから割込み権を与える１つのＩ／Ｏを決定する優先
判定回路において、複数のＩ／Ｏごとに、予め決められ
た固定優先度を格納している固定優先度記憶部と、上記
固定優先度記憶部に格納されている固定優先度を各Ｉ／
Ｏ間で比較する固定優先度比較部と、複数のＩ／Ｏごと
に、複数のＩ／Ｏのいずれか１つに割込み権が与えられ
るたびに変動する変動優先度を格納している変動優先度
記憶部と、変動優先度記憶部に格納されている変動優先
度を各Ｉ／Ｏ間で比較する変動優先度比較部と、上記固
定優先度比較部の比較結果、割込み権を要求している２
つ以上のＩ／Ｏのうち、最も高い固定優先度のＩ／Ｏが
１つならば、そのＩ／Ｏに割込み権を与えるよう決定
し、最も高い固定優先度のＩ／Ｏが２つ以上ならば、上
記変動優先度比較部の比較結果、それらのＩ／Ｏのう
ち、最も高い変動優先度のＩ／Ｏに割込み権を与えるよ
う決定する優先判定制御部とを備えるようにしている。

【００１９】そして、割込みコントローラは、１つのＩ
／Ｏから割込み権が要求された場合には、このＩ／Ｏに
割込み権を与え、２つ以上のＩ／Ｏから割込み権が要求
された場合には、優先判定回路により割込み権を与える
よう決定されたＩ／Ｏに割込み権を与える。

【００２０】なお、変動優先度比較部は、優先判定制御
部により割込み権が与えられるよう決定されたＩ／Ｏの
変動優先度を最低とし、他のＩ／Ｏの変度優先度を１つ
ずつ高くすることにより、複数のＩ／Ｏのいずれか１つ
に割込み権が与えられるたびに、変動優先度を変動させ
るようにすることができる。

【００２１】このような優先判定回路を適用した割込み
コントローラは、システムバスと、システムバスに接続
された複数のＩ／Ｏと、システムバスに接続されたプロ
セッサとを備えたコンピュータシステムに用いられるこ
とができる。

【００２２】

【作用】本発明においては、直ちにバス権獲得が必要な
モジュールに対しては、固定優先度を高くすることによ
り、今回より前にバス権が与えられた時刻に関係なく、
すぐにバス権を与えるようにすることができる。また、
固定優先度が等しいモジュールについては、巡回優先判
定方法により、均等にバス権を与えるようにすることが
できる。これにより、モジュールに固有のバスアクセス
の最大待ち時間を越えることなく、効率的なバス転送を
実現することが可能となる。

【００２３】なお、本発明では、固定優先度を全て異な
る値に設定することにより、固定優先判定方法のみを行
うようにすることができ、同様に、固定優先度を全て等
しい値に設定することにより、巡回優先判定方法のみを
行うようにすることもできる。

【００２４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２５】まず、本発明の優先判定回路をバスアービ
タに適用したコンピュータシステムの例について説明す
る。

【００２６】図２は本実施例に係るコンピュータシステ
ムの構成図である。

【００２７】図中、１はＣＰＵ、２は主記憶装置、３は
本実施例の優先判定回路を用いたバスアービタ、４〜７
はモジュール、８はプロセッサバス、９はシステムバス
である。

【００２８】ＣＰＵ１と主記憶装置２とは、プロセッサ
バス８により接続されており、ＣＰＵ１は、主記憶装置
２に対して、プログラムのフェッチやデータのリード／
ライト転送を行う。また、ＣＰＵ１は、モジュール０
（４）を通して、システムバス９のモジュール１（５）
〜モジュールｎ（７）へアクセスすることができる。

【００２９】バスアービタ３は、システムバス９のアー
ビトレーションを集中制御する。

【００３０】例えば、モジュール０（４）が、システム
バス９のバス権を獲得するために、バスアービタ３に対
して、バス要求信号ＢＲＥＱ［０］３０１をアサートす
ると、バスアービタ３は、モジュール０（４）にバス権
を与えてもよいならば、モジュール０（４）に対して、
バス許可信号ＢＧＲＴ［０］４０１をアサートする。モ
ジュール０（４）は、バス許可信号ＢＧＲＴ［０］４０
１がアサートされると、システムバス９のバスマスタと
なり、バスアクセスが終了すると、バスアービタ３に対
して、バス要求信号ＢＲＥＱ［０］３０１をネゲートし
て、バス権の開放を知らせる。バスアービタ３は、バス
要求信号ＢＲＥＱ［０］３０１のネゲートを検出する
と、バス許可信号ＢＧＲＴ［０］４０１をネゲートす
る。他のモジュールについても同様である。なお、バス
アービトレーションに用いる制御信号は、全てバスクロ
ックに同期して出力されるものとする。

【００３１】図１は本実施例におけるバスアービタの構
成図である。

【００３２】図中、２１０は固定優先度レジスタ、２２
０は固定優先度比較部、２４０変動優先度比較部、２６
０は優先判定制御部である。

【００３３】固定優先度レジスタ２１０は、各モジュー
ルに対して予め固定的に割当てられた優先度を格納して
おり、固定優先度を示す固定優先度信号ＳＬＶＬ［０：
ｎ］＜２..０＞３２０を出力する。ここで、［０：ｎ］
は、［０］，［１］，…，［ｎ］の集合を示し、［］
の中はモジュール番号を示す。固定優先度信号ＳＬＶＬ
［０：ｎ］＜２..０＞３２０は、３ビットのビット幅を
持っており、＜２..０＞は、＜２＞，＜１＞，＜０＞の
ビット列を示す。このビット列に、固定優先度を示す数
値が設定されており、値が大きいほど固定優先度が高い
ことを示す。ただし、本実施例ではビット幅は問題には
ならない。

【００３４】固定優先度比較部２２０は、固定優先度レ
ジスタ２１０に設定されている固定優先度について、各
モジュール間で互いに比較し、比較結果を出力する。す
なわち、固定優先度比較部２２０は、モジュールｉの固
定優先度とモジュールｊの固定優先度とを比較し、比較
結果を示す信号ＳｉＧＴｊ３３０，ＳｉＥＱｊ３４０，
ＳｊＧＴｉ３５０を出力する。信号ＳｉＧＴｊ３３０
は、モジュールｉの固定優先度がモジュールｊの固定優
先度より大きいことを示し、信号ＳｉＥＱｊ３４０は、
モジュールｉの固定優先度とモジュールｊの固定優先度
とが等しいことを示す。また、信号ＳｊＧＴｉ３５０
は、モジュールｉの固定優先度がモジュールｊの固定優
先度より小さいことを示す。ここで、添字ｉ，ｊはモジ
ュール番号を示し、ｉは０以上ｎ−１以下の任意の数を
示し、ｊはｉ＋１以上ｎ以下の任意の数を示す。

【００３５】変動優先度比較部２４０は、バスアービト
レーションごとに変動する変動優先度について、各モジ
ュール間で互いに比較し、比較結果を出力する。すなわ
ち、変動優先度比較部２４０は、モジュールｉの変動優
先度とモジュールｊの変動優先度とを比較し、比較結果
を示す信号ＤｉＧＴｊ３６０，ＤｊＧＴｉ３７０を出力
する。信号ＤｉＧＴｊ３６０は、モジュールｉの変動優
先度がモジュールｊの変動優先度より大きいことを示
し、信号ＤｊＧＴｉ３７０は、モジュールｉの変動優先
度がモジュールｊの変動優先度より小さいことを示す。

【００３６】優先判定制御部２６０は、これらの情報に
基づいて、バス許可信号ＢＲＥＱ［０］〜［ｎ］４００
を生成する。

【００３７】なお、固定優先度レジスタ２１０を除いた
各ブロックのフリップフロップは、リセット信号ＢＲＳ
Ｔ３９０により「０」に初期化され、バスクロックＢＣ
ＬＫ３８０に同期して動作する。固定優先度レジスタ２
１０は、ソフトウェアで設定することを可能にするが、
具体的な実現方法については特に言及しない。

【００３８】以下、バスアービトレーションの手順につ
いて、図３を用いて説明する。

【００３９】１つのモジュールからバス要求信号ＢＲＥ
Ｑ［０：ｎ］３００がアサートされた場合には（ステッ
プ３０００，ステップ３１００）、該モジュールに対し
てバス許可信号をアサートする（ステップ３２００）。

【００４０】また、２つ以上のモジュールからバス要求
信号ＢＲＥＱ［０：ｎ］３００がアサートされた場合に
は（ステップ３０００，ステップ３１００）、固定優先
度によって優先判定を行い、固定優先度が最も高いモジ
ュール（固定優先度レジスタ２１０から出力された固定
優先度信号ＳＬＶＬ［０：ｎ］＜２..０＞３２０に設定
された値が最も大きいモジュール）を選択する（ステッ
プ３３００）。

【００４１】この選択は、固定優先度比較部２２０にお
いて、互いのモジュールの固定優先度を比較することに
より行われる。そして、０≦ｉ＜ｊ≦ｎの任意のモジュ
ール番号ｉ，ｊに対して、モジュールｉの固定優先度が
モジュールｊの固定優先度より高い場合には、ＳｉＧＴ
ｊ３３０が「１」（真）になる。逆に、モジュールｊが
モジュールｉに対して固定優先度が高い場合には、Ｓｊ
ＧＴｉ３４０が「１」（真）になる。モジュールｉとモ
ジュールｊの優先度が等しい場合には、ＳｉＥＱｊ４０
０が「１」（真）になる。

【００４２】そして、選択されたモジュールが１つなら
ば（ステップ３４００）、このモジュールに対してバス
許可信号をアサートする（ステップ３５００）。

【００４３】また、選択されたモジュールが２つ以上な
らば（ステップ３４００）、変動優先度によって優先判
定を行い、その時点で変動優先度が最も高いモジュール
を選択し、このモジュールに対してバス許可信号をアサ
ートする（ステップ３６００）。

【００４４】変動優先度は、バスアービトレーションご
とに変化する優先度であり、バスマスタになったモジュ
ールは、変動優先度が最低となり、それ以下の変動優先
度であったモジュールは、各々、変動優先度が１つ上が
る。変動優先度は、バスアービトレーションごとに変化
するので、上述した固定優先度のようにエンコードした
データを比較する方法ではディレイが不足する。このた
め、変動優先度比較部２４０において、各モジュール間
の変動優先度の比較結果（上下関係）を内部のレジスタ
に保持するようにしている。そして、０≦ｉ＜ｊ≦ｎの
任意のモジュール番号ｉ，ｊに対して、モジュールｉが
モジュールｊより変動優先度が高い場合には、ＤｉＧＴ
ｊ３６０が「１」（真）になる。逆に、モジュールｊが
モジュールｉに対して変動優先度が高い場合には、Ｄｊ
ＧＴｉ３７０が「１」（真）になる。ＤｉＧＴｊ３６０
およびＤｊＧＴｉ３７０は、常に反対の値を持ち、両方
が「１」または両方が「０」になることはあり得ない。
これらの値は、バス許可信号ＢＧＲＴ［０：ｎ］４００
がフィードバックされて変動する。すなわち、モジュー
ルｉに対してバス許可信号ＢＧＲＴ［ｉ］４００がアサ
ートされると、モジュールｉがバスマスタになる。これ
により、モジュールｉの変動優先度が最低となり，ｉ≠
ｊの全てのｊに対して、ＤｉＧＴｊ３６０が「０」にな
り、ＤｊＧＴｉ３７０が「１」になる。

【００４５】図４は固定優先度比較部２２０の内容構成
図である。

【００４６】図４において、固定優先度比較部２２０
は、モジュール０〜モジュールｎのｎ＋１個のモジュー
ルに対して、各モジュール間の固定優先度を比較する
（ｎ＋１）×ｎ／２個の固定優先度比較回路２２１の集
合からなる。また、信号分配器２２２は、２組の３ビッ
トにエンコードされた信号ＳＬＶＬ［ｉ］＜２..０＞３
２１およびＳＬＶＬ［ｊ］＜２..０＞３２２を固定優先
度比較回路２２１に与えるために、図面の便宜上設けた
ものである。

【００４７】固定優先度比較回路２２１には、２組の３
ビットにエンコードされた信号ＳＬＶＬ［ｉ］＜２..０
＞３２１およびＳＬＶＬ［ｊ］＜２..０＞３２２が入力
される。ＳＬＶＬ［ｉ］＜２..０＞３２１がＳＬＶＬ
［ｊ］＜２..０＞３２２より大きい場合には、ＳｉＧＴ
ｊ３３０が「１」になる。逆に、ＳＬＶＬ［ｉ］＜２..
０＞３２１がＳＬＶＬ［ｊ］＜２..０＞３２２より小さ
い場合には、ＳｊＧＴｉ３５０が「１」になる。ＳＬＶ
Ｌ［ｉ］＜２..０＞３２１とＳＬＶＬ［ｊ］＜２..０＞
３２２とが等しい場合には、ＳｉＥＱｊ３４０が「１」
になる。

【００４８】図５は固定優先度比較回路２２１の内部構
成図である。

【００４９】図５において、固定優先度比較回路２２１
は、２組の３ビットにエンコードされた信号ＳＬＶＬ
［ｉ］＜２..０＞３２１およびＳＬＶＬ［ｊ］＜２..０
＞３２２の大小を比較する回路となっている。

【００５０】表１は変動優先度比較部２４０が保持する
各モジュール間の変動優先度の比較結果の状態を示す真
理値表である。

【００５１】表１において、モジュールｉに対してバス
許可信号ＢＧＲＴ［ｉ］４０５がアサートされると、モ
ジュールｉの変動優先度が最低となるので、ｉ≠ｊの全
てのｊに対して、ＤｉＧＴｊ３６０が「０」になる。逆
に、ｉ≠ｊの全てのｊに対して、ＤｊＧＴｉ３７０が
「１」になる。同様に、モジュールｊに対するバス許可
信号ＢＧＲＴ［ｊ］４０６がアサートされると、ｉ≠ｊ
の全てのｉに対して、ＤｉＧＴｊ３６０が「１」にな
り、ＤｊＧＴｉ３７０が「０」になる。同時に２個のモ
ジュールに対してバス許可信号がアサートされることは
あり得ないので、バス許可信号ＢＧＲＴ［ｉ］４０５お
よびバス許可信号ＢＧＲＴ［ｊ］４０６の両方がアサー
トされたときのＤｉＧＴｊ３６０およびＤｊＧＴｉ３７
０の状態は考慮していない。

【００５２】図６は変動優先比較部２４０の内部構成図
である。

【００５３】図６において、変動優先度比較部２４０
は、モジュール０〜モジュールｎのｎ＋１個のモジュー
ルに対して、各モジュール間の変動優先度を比較し保持
する（ｎ＋１）×ｎ／２個の変動優先度比較回路２４１
の集合からなる。なお、信号分配器２４２は、２つのバ
ス許可信号ＢＧＲＴ［ｉ］４０５およびＢＧＲＴ［ｊ］
４０６を変動優先度比較回路２４１に与えるために、図
面の便宜上設けたものである。ここで、添字ｉは０以上
ｎ−１以下の任意の数を示し、添字ｊはｉ＋１以上ｎ以
下の任意の数を示す。

【００５４】図７は変動優先度比較回路２４１の内部構
成図である。

【００５５】図７において、変動優先度比較回路２４１
は、図８に示す真理値表を実際の論理に展開したもので
ある。

【００５６】変動優先度比較回路２４１においては、リ
セット信号ＢＲＳＴ３９０が「ＬＯＷ」レベルになる
と、フリップフロップ２４４が初期化されて、０≦ｉ＜
ｊ≦ｎの任意のｉ，ｊに対して、ＤｉＧＴｊ３６０が
「０」になり、ＤｊＧＴｉ３７０が「１」になる。この
場合、常にｉ＜ｊであるから、初期状態では、モジュー
ル番号の大きい方が変動優先度が高くなる。また、この
フリップフロップ２４４は、バスクロックＢＣＬＫ３８
０に同期して動作する。ＮＯＲ回路２４２およびＮＯＲ
回路２４３は、表１の真理値表を実現するための組合せ
論理である。

【００５７】図９は優先判定制御部２６０の内部構成図
である。

【００５８】優先判定制御部２６０は、モジュール０〜
モジュールｎのｎ＋１個のモジュールに対して、各モジ
ュールのバス許可信号ＢＧＲＴ［０：ｎ］４００を生成
するｎ＋１個のバス許可信号生成回路２６１〜２６３か
ら構成されている。

【００５９】モジュール０へのバス許可信号ＢＧＲＴ
［０］４０１は、ＢＧＲＴ［０］生成回路２６１が生成
する。また、ＢＧＲＴ［１］４０２は、ＢＧＲＴ［１］
生成回路２６２が生成し、ＢＧＲＴ［ｎ］４０３は、Ｂ
ＧＲＴ［ｎ］生成回路２６３が生成する。

【００６０】図１０はモジュール０のバス許可信号ＢＧ
ＲＴ［０］４０１を生成するＢＧＲＴ［０］生成回路２
６１の内部構成図である。

【００６１】なお、信号分配器２６９は、入力信号をバ
ス許可信号ＢＧＲＴ［０］４０１のアサートを判定する
組合せ回路に分配するために、図面の便宜上設けたもの
である。

【００６２】バス許可信号ＢＧＲＴ［０］４０１がアサ
ートされてモジュール０がバスマスタとなるためには、
以下の２つの条件を満足する必要がある。

【００６３】第１の条件は、モジュール０からバス要求
信号ＢＲＥＱ［０］３０１がアサートされていることで
あり、第２の条件は、モジュール０がバス要求信号をア
サートする他の全てのモジュールに対して優先状態にあ
ることである。モジュール０が他のモジュールに対して
優先状態にあるとは、次の場合を指す。他のモジュール
からバス要求信号がアサートされていない場合、モジュ
ール０の固定優先度が他のモジュールの固定優先度より
大きい場合、モジュール０の固定優先度が他のモジュー
ルの固定優先度と等しく変動優先度が大きい場合のうち
のいずれかに該当する場合である。

【００６４】ここでは、モジュール１との優先度の比較
を例にとって説明する。

【００６５】モジュール０の優先度がモジュール１より
優先状態にあるとは、モジュール１からバス要求信号Ｂ
ＲＥＱ［１］３０２がアサートされていない場合、モジ
ュール０の固定優先度がモジュール１の固定優先度より
高い場合（Ｓ０ＧＴ１（３３１）が「１」の場合）、モ
ジュール０の固定優先度がモジュール１の固定優先度と
等しくモジュール０の変動優先度がモジュール１の変動
優先度より高い場合（Ｓ０ＥＱ１（３４１）が「１」、
かつ、Ｄ０ＧＴ１（３６１）が「１」の場合）のうちの
いずれかに該当する場合である。これらの判定は、ＡＮ
Ｄ回路２６２およびＯＲ回路２６４で行われる。同様
に、他の全てのモジュールとの間で優先度を比較してい
る。

【００６６】また、バスアービトレーションが行われる
時期は、どのモジュールにもバス許可信号が割当てられ
ていない場合、バス権を開放するためにバスマスタとな
っているモジュールがバス要求信号をネゲートした場合
のいずれかである。逆に、バス許可信号を与えられバス
マスタとなっているモジュールがバス要求信号をアサー
トしている間は、バスアービトレーションを行わない。
この判定は、ＡＮＤ−ＮＯＲ回路２６３で行われる。

【００６７】これらの全ての条件を満足すると、ＡＮＤ
回路２６８の出力結果が「１」になり、モジュール０の
バス許可信号ＢＧＲＴ［０］４０１がアサートされる。
ＢＧＲＴ［０］４０１のネゲートは、ＢＲＥＱ［０］３
０１がネゲートすることにより行われる。これは、ＡＮ
Ｄ回路２６６によって行われる。他モジュールのバス許
可信号の生成方法も同様である。

【００６８】図１１はバスアービトレーションのタイミ
ングチャートである。

【００６９】Ｄ０ＧＴ１（３６１），Ｄ０ＧＴ２（３６
２），Ｄ０ＧＴ３（３６４）は、初期状態において
「０」であり、変動優先度がモジュール２，モジュール
１，モジュール０の順になっていることを示す。また、
モジュール０の固定優先度はモジュール１の固定優先度
より高く、モジュール１の固定優先度とモジュール２の
固定優先度トは等しいものと仮定する。

【００７０】サイクル番号１で、モジュール０およびモ
ジュール１は、バス要求信号ＢＲＥＱ［０］３０１およ
びバス要求信号ＢＲＥＱ［１］３０２を、それぞれ、同
時にアサートする。ここでは、モジュール０の固定優先
度がモジュール１の固定優先度より高いので、バスアー
ビタ３は、モジュール０を選択し、サイクル番号２で、
バス許可信号ＢＧＲＴ［０］４０１をアサートする。ま
た、モジュール２は、サイクル番号２で、バス要求信号
ＢＲＥＱ［２］３０４をアサートする。

【００７１】次に、サイクル番号３で、モジュール０
は、バス要求信号ＢＲＥＱ［０］３０１をネゲートす
る。このとき、モジュール１およびモジュール２からバ
ス要求信号ＢＲＥＱ［１］３０２およびバス要求信号Ｂ
ＲＥＱ［２］３０４がアサートされているが、ここで
は、モジュール１の固定優先度とモジュール２の固定優
先度とが等しく、モジュール１およびモジュール２の変
動優先度は、Ｄ１ＧＴ２（３６４）が「０」であるの
で、モジュール１の方が高い。そこで、バスアービタ３
は、モジュール２を選択し、サイクル番号４で、バス許
可信号ＢＧＲＴ［０］４０１をネゲートすると同時に、
バス許可信号ＢＧＲＴ［２］４０４をアサートする。バ
ス許可信号ＢＧＲＴ［２］４０４のアサートにより、モ
ジュール２の変動優先度が最低になるので、Ｄ０ＧＴ２
（３６２）およびＤ１ＧＴ２（３６４）が「１」にな
る。

【００７２】次に、サイクル番号５で、モジュール２
は、バス要求信号ＢＲＥＱ［２］３０４をネゲートす
る。このとき、モジュール１のみからバス要求信号ＢＲ
ＥＱ［１］３０２がアサートされているので、バスアー
ビタ３は、モジュール１を選択し、サイクル番号６で、
バス許可信号ＢＧＲＴ［２］４０４をネゲートすると同
時に、バス許可信号ＢＧＲＴ［１］４０２をアサートす
る。バス許可信号ＢＧＲＴ［１］４０２のアサートによ
り、モジュール１の変動優先度が最低になるので、Ｄ０
ＧＴ１（３６２）が「１」になり、Ｄ１ＧＴ２（３６
４）が「０」になる。

【００７３】上述したように、本実施例によれば、最初
に、固定優先判定方法により、バス要求信号を出力して
いるモジュールのうち、固定優先度が最も高いモジュー
ルを選択し、固定優先度が最も高いモジュールが複数あ
る場合には、巡回優先判定方法により、今回より前にバ
ス許可信号が出力された時刻が最も古いモジュールを選
択して、バス許可信号を出力するようにしている。そこ
で、直ちにバス権獲得が必要なモジュールに対しては、
固定優先度を高くすることにより、今回より前にバス許
可信号が出力された時刻に関係なく、すぐにバス許可信
号を出力するようにすることができる。また、固定優先
度が等しいモジュールについては、均等にバス権を与え
るようにすることができる。これにより、モジュールに
固有のバスアクセスの最大待ち時間を越えることなく、
効率的なバス転送を実現することが可能となる。

【００７４】なお、本実施例においては、バス権獲得の
手順をバス要求信号およびバス許可信号の２つの信号を
用いることによって行っているが、本発明は優先判定方
法に関するものであるので、バス権獲得の手順について
は一切規定していない。バス権の獲得方法については、
他にも各種の方法が考えられる。また、１つのモジュー
ルを機能で分割することにより、１つのモジュールで固
定優先度および変動優先度を複数持つことも考えられ
る。また、本実施例の一部または全部をソフトウエアで
実現することも考えられる。

【００７５】次に、本発明の優先判定回路を割込みコン
トローラに適用したコンピュータシステムの例について
説明する。

【００７６】図１２は本実施例に係るコンピュータシス
テムの構成図である。

【００７７】図中、１はＣＰＵ、２は主記憶装置、８は
プロセッサバス、９はシステムバス、１０はＩ／Ｏコン
トローラ、１１は本実施例の優先判定回路を用いた割込
みコントローラ、１２〜１４はＩ／Ｏである。

【００７８】割込みコントローラ１１は、Ｉ／Ｏ１２〜
１４から出力された割込み信号４１１〜４１３のうち、
割込み優先度が最も高いものを、割込み信号４１０とし
てＣＰＵ１に出力する。割込み優先度の判定は、上記実
施例と同様に、Ｉ／Ｏ１２〜１４単位で、固定優先度と
割込み発生ごとに変動する変動優先度とにより行われ
る。

【００７９】次に、本発明の優先判定回路をバスアービ
タに適用したマルチプロセッサシステムの例について説
明する。

【００８０】図１３は本実施例に係るマルチプロセッサ
システムの構成図である。

【００８１】図中、２は主記憶装置、３はバスアービ
タ、１０はＩ／Ｏコントローラ、２０〜２２はプロセッ
サエレメント（ＰＥ）、２４はマルチプロセッサバスで
ある。

【００８２】ＰＥ０（２０）〜ＰＥｎ（２２），Ｉ／Ｏ
コントローラ２３，主記憶装置２を接続するマルチプロ
サッサバス２４は、ＰＥ内のキャッシュメモリの内容を
他のＰＥ内のキャッシュメモリおよび主記憶装置２と一
致させるために、スヌーププロコトルをサポートする。

【００８３】バスアービタ３は、バスマスタになる可能
性のあるＰＥ０（２０）〜ＰＥｎ（２２）およびＩ／Ｏ
コントローラ２３からのバス要求信号ＢＲＥＱ［０：ｎ
＋１］３０１〜３０４を入力し、バス許可信号ＢＧＲＴ
［０：ｎ＋１］４０１〜４０４のうちのいずれかを出力
する。バスアービトレーションの優先判定は、上記実施
例と同様に、固定優先度と変動優先度とにより行われ
る。

【００８４】次に、本発明の優先判定回路バスアービタ
に適用した１チップマイコンの例について説明する。

【００８５】図１４は本実施例に係る１チップマイコン
の構成図である。

【００８６】図中、３０は１チップマイコン、３１はプ
ロセッサコア、３２はＤＭＡコントローラ、３３はバス
アービタ、３４は周辺回路、３５は内部バスである。

【００８７】ＤＭＡコントローラ３２は、周辺回路３４
やメモリのリフレッシュによるＤＭＡを制御し、バスア
ービタ３３は、内部バス３５のバス制御を行う。

【００８８】内部バス３５のバスアービトレーションの
優先判定は、上記実施例と同様に、固定優先度と変動優
先度とにより行われる。

【００８９】以上に本発明の優先判定回路を適用した様
々な実施例について説明したが、本発明の優先判定回路
は、複数の対象の優先度を判定するものであるので、ネ
ットワークシステムにおける複数端末の処理優先度な
ど、このほかにも適用することができる。

【００９０】

【発明の効果】以上説明したように、本発明の優先判定
回路は、複数の対象の優先度を判定する際に、複数の対
象に予め固定的に決められた固定優先度を判定し、最も
高い固定優先度の対象を選択する固定優先判定方法を行
い、固定優先判定方法を行った結果、最も高い固定優先
度の対象が複数選択されたならば、それらの対象のうち
の今回より前に選択された時刻が最も古い対象を選択す
る変動優先判定方法を行うようにしている。

【００９１】そこで、本発明の優先判定回路をバスアー
ビタに適用した場合は、直ちにバス権獲得が必要なモジ
ュールに対しては、固定優先度を高くすることにより、
今回より前にバス権が与えられた時刻に関係なく、バス
権の獲得が容易になるようにすることができる。また、
固定優先度が等しいモジュールについては、バス権獲得
までの待ち時間が平均されるようにすることができる。
これにより、モジュールに固有のバスアクセスの最大待
ち時間を越えることなく、効率的なバス転送を実現する
ことが可能となる。

【００９２】また、本発明の優先判定回路を割込みコン
トローラに適用した場合は、緊急の割込みが必要なモジ
ュールに対しては、固定優先度を高くすることにより、
割込みが容易になるようにすることができる。また、割
込みの必要性が同程度のモジュールに対しては、割込み
の機会が平等になるようにすることができる。これによ
り、割込みのバランスを良くすることが可能となる。

【図面の簡単な説明】

【図１】本発明の優先判定回路を適用したバスアービタ
の構成図。

【図２】本実施例に係るコンピュータシステムの構成
図。

【図３】本実施例のバスアービトレーションの手順を示
すフローチャート。

【図４】固定優先度比較部の内容構成図。

【図５】固定優先度比較回路の内部構成図。

【図６】変動優先比較部の内部構成図。

【図７】変動優先度比較回路の内部構成図。

【図８】変動優先度比較部が保持する各モジュール間の
変動優先度の比較結果の状態を示す真理値表を示す説明
図。

【図９】優先判定制御部の内部構成図。

【図１０】バス許可信号生成回路の内部構成図。

【図１１】バスアービトレーションのタイミングチャー
ト。

【図１２】本発明の優先判定回路を割込みコントローラ
に適用したコンピュータシステムの構成図。

【図１３】本発明の優先判定回路をバスアービタに適用
したマルチプロセッサシステムの構成図。

【図１４】本発明の優先判定回路をバスアービタに適用
した１チップマイコンの構成図。

【符号の説明】

１…ＣＰＵ、２…主記憶装置、３…バスアービタ、４〜
７…モジュール、８…プロセッサバス、９…システムバ
ス、１０…Ｉ／Ｏコントローラ、１１…割込みコントロ
ーラ、１２〜１４…Ｉ／Ｏ、２０〜２２…プロセッサエ
レメント、３０…１チップマイコン、３１…プロセッサ
コア、３２…ＤＭＡコントローラ、３３…内部バスアー
ビタ、３４…周辺回路、３５…内部バス、２１０…固定
優先度レジスタ、２２０…固定優先度比較部、２４０…
変動優先度比較部、２６０…優先判定制御部、３００〜
３０４…バス要求信号、３１０〜３１３…イネーブルレ
ジスタの値、３２０〜３２８…固定優先度レジスタの
値、３３０〜３３３，３４０〜３４３，３５０…固定優
先度の比較情報、３６０〜３６３，３７０…変動優先度
の比較情報、３８０…クロック信号、３９０…リセット
信号、４００〜４０４…バス許可信号、４０１〜４１４
…割込み信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林正隆神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者井戸明神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者春田日出雄神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者古川泰宏神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者篠崎雅継神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】複数の対象の優先度を判定する優先判定回
路において、複数の対象に予め固定的に決められた固定優先度を判定
し、最も高い固定優先度の対象を選択する固定優先判定
方法を行い、固定優先判定方法を行った結果、最も高い
固定優先度の対象が複数選択されたならば、それらの対
象のうちの今回より前に選択された時刻が最も古い対象
を選択する変動優先判定方法を行うことを特徴とする優
先判定回路の優先判定方法。
【請求項２】複数のモジュールのいずれか１つにバス権
を与える制御を行うバスアービタにおいて、複数のモジュールに予め固定的に決められた固定優先度
と、複数のモジュールのいずれか１つにバス権が与えら
れるたびに変動する変動優先度とを格納しておき、２つ以上のモジュールからバス権が要求された場合に、
これらのモジュールの固定優先度を判定し、最も高い固
定優先度のモジュールが１つならば、そのモジュールに
バス権を与え、最も高い固定優先度のモジュールが２つ
以上ならば、それらのモジュールの変動優先度を判定
し、最も高い変動優先度のモジュールにバス権を与える
ことを特徴とするバスアービタのバスアービトレーショ
ン方法。
【請求項３】請求項２記載のバスアービトレーション方
法において、上記変動優先度は、複数のモジュールのいずれか１つに
バス権が与えられるたびに、バス権が与えられたモジュ
ールの変動優先度が最低となり、その他のモジュールの
変動優先度が１つずつ高くなることを特徴とするバスア
ービタのバスアービトレーション方法。
【請求項４】複数のＩ／Ｏに割込み権を与える制御を行
う割込みコントローラにおいて、複数のＩ／Ｏに予め固定的に決められた固定優先度と、
複数のＩ／Ｏのいずれか１つに割込み権が与えられるた
びに変動する変動優先度とを格納しておき、２つ以上のＩ／Ｏから割込み権が要求された場合に、こ
れらのＩ／Ｏの固定優先度を判定し、最も高い固定優先
度のＩ／Ｏが１つならば、そのＩ／Ｏにバス権を与え、
最も高い固定優先度のＩ／Ｏが２つ以上ならば、それら
のＩ／Ｏの変動優先度を判定し、最も高い変動優先度の
Ｉ／Ｏに割込み権を与えることを特徴とする割込みコン
トローラの割込み制御方法。
【請求項５】請求項４記載の割込み制御方法において、上記変動優先度は、複数のＩ／Ｏのいずれか１つに割込
み権が与えられるたびに、割込み権が与えられたＩ／Ｏ
の変動優先度が最低となり、その他のＩ／Ｏの変動優先
度が１つずつ高くなることを特徴とする割込みコントロ
ーラの割込み制御方法。
【請求項６】システムバスに接続された複数のモジュー
ルのいずれか１つに、システムバスに対するバス権を与
える制御を行うバスアービタにおいて、２つ以上のモジ
ュールからバス権が要求された場合に、これらのモジュ
ールのうちからバス権を与える１つのモジュールを決定
する優先判定回路であって、複数のモジュールごとに、予め決められた固定優先度を
格納している固定優先度記憶部と、上記固定優先度記憶
部に格納されている固定優先度を各モジュール間で比較
する固定優先度比較部と、複数のモジュールごとに、複
数のモジュールのいずれか１つにバス権が与えられるた
びに変動する変動優先度を格納している変動優先度記憶
部と、上記変動優先度記憶部に格納されている変動優先
度を各モジュール間で比較する変動優先度比較部と、上
記固定優先度比較部の比較結果、バス権を要求している
２つ以上のモジュールのうち、最も高い固定優先度のモ
ジュールが１つならば、そのモジュールにバス権を与え
るよう決定し、最も高い固定優先度のモジュールが２つ
以上ならば、上記変動優先度比較部の比較結果、それら
のモジュールのうち、最も高い変動優先度のモジュール
にバス権を与えるよう決定する優先判定制御部とを備え
たことを特徴とする優先判定回路。
【請求項７】請求項６記載の優先判定回路において、上記複数のモジュールは、システムバスに接続されたプ
ロセッサおよびキャッシュメモリからなる複数のプロセ
ッサエレメントと、システムバスに接続されたＩ／Ｏコ
ントローラとであることを特徴とする優先判定回路。
【請求項８】請求項６記載の優先判定回路において、上記複数のモジュールは、１チップマイコンの内部バス
に接続されたプロセッサと、１チップマイコンの内部バ
スに接続されたダイレクトメモリアクセス制御装置と、
１チップマイコンの内部バスに接続された周辺回路とで
あることを特徴とする優先判定回路。
【請求項９】請求項６，７または８記載の優先判定回路
において、上記変動優先度比較部は、上記優先判定制御部によりバ
ス権が与えられるよう決定されたモジュールの変動優先
度を最低とし、他のモジュールの変度優先度を１つずつ
高くすることを特徴とする優先判定回路。
【請求項１０】システムバスに接続された複数のＩ／Ｏ
のいずれか１つに、システムバスに接続されたプロセッ
サに対する割込み権を与える制御を行う割込みコントロ
ーラにおいて、２つ以上のＩ／Ｏから割込み権が要求さ
れた場合に、これらのＩ／Ｏのうちから割込み権を与え
る１つのＩ／Ｏを決定する優先判定回路であって、複数のＩ／Ｏごとに、予め決められた固定優先度を格納
している固定優先度記憶部と、上記固定優先度記憶部に
格納されている固定優先度を各Ｉ／Ｏ間で比較する固定
優先度比較部と、複数のＩ／Ｏごとに、複数のＩ／Ｏの
いずれか１つに割込み権が与えられるたびに変動する変
動優先度を格納している変動優先度記憶部と、上記変動
優先度記憶部に格納されている変動優先度を各Ｉ／Ｏ間
で比較する変動優先度比較部と、上記固定優先度比較部
の比較結果、割込み権を要求している２つ以上のＩ／Ｏ
のうち、最も高い固定優先度のＩ／Ｏが１つならば、そ
のＩ／Ｏに割込み権を与えるよう決定し、最も高い固定
優先度のＩ／Ｏが２つ以上ならば、上記変動優先度比較
部の比較結果、それらのＩ／Ｏのうち、最も高い変動優
先度のＩ／Ｏに割込み権を与えるよう決定する優先判定
制御部とを備えたことを特徴とする優先判定回路。
【請求項１１】請求項１０記載の優先判定回路におい
て、上記変動優先度比較部は、上記優先判定制御部により割
込み権が与えられるよう決定されたＩ／Ｏの変動優先度
を最低とし、他のＩ／Ｏの変度優先度を１つずつ高くす
ることを特徴とする優先判定回路。
【請求項１２】システムバスと、システムバスに接続さ
れた複数のモジュールと、複数のモジュールのいずれか
１つにシステムバスに対するバス権を与える制御を行う
バスアービタとを備えたコンピュータシステムにおい
て、上記バスアービタは、複数のモジュールごとに、予め決
められた固定優先度を格納している固定優先度記憶部
と、上記固定優先度記憶部に格納されている固定優先度
を各モジュール間で比較する固定優先度比較部と、複数
のモジュールごとに、複数のモジュールのいずれか１つ
にバス権が与えられるたびに変動する変動優先度を格納
している変動優先度記憶部と、上記変動優先度記憶部に
格納されている変動優先度を各モジュール間で比較する
変動優先度比較部と、バス権を要求しているモジュール
が１つの場合は、そのモジュールにバス権を与え、バス
権を要求しているモジュールが２つ以上の場合は、上記
固定優先度比較部の比較結果、それらのモジュールのう
ち、最も高い固定優先度のモジュールが１つならば、そ
のモジュールにバス権を与え、最も高い固定優先度のモ
ジュールが２つ以上ならば、上記変動優先度比較部の比
較結果、それらのモジュールのうち、最も高い変動優先
度のモジュールにバス権を与える優先判定制御部とを備
えたことを特徴とするコンピュータシステム。
【請求項１３】システムバスと、システムバスに接続さ
れた複数のＩ／Ｏと、システムバスに接続されたプロセ
ッサと、複数のＩ／Ｏのいずれか１つにプロセッサに対
する割込み権を与える制御を行う割込みコントローラと
を備えたコンピュータシステムにおいて、上記割込みコントローラは、複数のＩ／Ｏごとに、予め
決められた固定優先度を格納している固定優先度記憶部
と、上記固定優先度記憶部に格納されている固定優先度
を各Ｉ／Ｏ間で比較する固定優先度比較部と、複数のＩ
／Ｏごとに、複数のＩ／Ｏのいずれか１つに割込み権が
与えられるたびに変動する変動優先度を格納している変
動優先度記憶部と上記変動優先度記憶部に格納されてい
る変動優先度を各Ｉ／Ｏ間で比較する変動優先度比較部
と、割込み権を要求しているＩ／Ｏが１つの場合は、そ
のＩ／Ｏに割込み権を与え、割込み権を要求しているＩ
／Ｏが２つ以上の場合は、上記固定優先度比較部の比較
結果、それらのＩ／Ｏのうち、最も高い固定優先度のＩ
／Ｏが１つならば、そのＩ／Ｏに割込み権を与え、最も
高い固定優先度のＩ／Ｏが２つ以上ならば、上記変動優
先度比較部の比較結果、それらのＩ／Ｏのうち、最も高
い変動優先度のＩ／Ｏに割込み権を与える優先判定制御
部とを備えたことを特徴とするコンピュータシステム。