JPH05257910A - 網による演算方式 - Google Patents
網による演算方式Info
- Publication number
- JPH05257910A JPH05257910A JP4052096A JP5209692A JPH05257910A JP H05257910 A JPH05257910 A JP H05257910A JP 4052096 A JP4052096 A JP 4052096A JP 5209692 A JP5209692 A JP 5209692A JP H05257910 A JPH05257910 A JP H05257910A
- Authority
- JP
- Japan
- Prior art keywords
- devices
- arithmetic
- network
- packets
- operands
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004364 calculation method Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 8
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 各装置で計算された値をオペランドとする演
算を行ないその結果をすべての装置に配布するという処
理を高速に行なう。 【構成】 2入力2出力のスイッチングユニットから構
成される多段網に接続された装置間で、各装置で計算し
た値をオペランドとする演算を行ない、その結果を各装
置に配布する。各装置の値は、演算パケットの形で多段
網に入力され、各スイッチングユニットでは、2つの入
力ポートからの演算パケット内のオペランドを演算ユニ
ットで演算し、その結果を2つの出力ポートに演算パケ
ットとして出力する。各スイッチングで、このように演
算を行なうことになり、全ての装置に演算結果が演算パ
ケットとして配布される。
算を行ないその結果をすべての装置に配布するという処
理を高速に行なう。 【構成】 2入力2出力のスイッチングユニットから構
成される多段網に接続された装置間で、各装置で計算し
た値をオペランドとする演算を行ない、その結果を各装
置に配布する。各装置の値は、演算パケットの形で多段
網に入力され、各スイッチングユニットでは、2つの入
力ポートからの演算パケット内のオペランドを演算ユニ
ットで演算し、その結果を2つの出力ポートに演算パケ
ットとして出力する。各スイッチングで、このように演
算を行なうことになり、全ての装置に演算結果が演算パ
ケットとして配布される。
Description
【0001】
【産業上の利用分野】本願発明は、網に接続された複数
の装置間で、すべての装置から送られた値を使って演算
を行ない、その結果をすべての装置に分配する必要があ
る場合の演算方式に関する。
の装置間で、すべての装置から送られた値を使って演算
を行ない、その結果をすべての装置に分配する必要があ
る場合の演算方式に関する。
【0002】
【従来の技術】従来、網に接続された装置間それぞれ計
算した値をすべて用いて演算をし、その結果をすべての
装置に分配する場合には、図3に示すようにいったんす
べての装置からオペランドを1つの装置に送り、その装
置で演算(加算)を行い、その結果をすべての装置に伝
えるという方式が提案されている。(従来方1) 図3に5つの装置33〜37で、それぞれの計算結果の
和をとる場合を示す。各装置で計算された値、2、4、
3、5、1は、1つの装置37に送られそこで、和が計
算される。和である15は、すべての装置に伝えられ
る。
算した値をすべて用いて演算をし、その結果をすべての
装置に分配する場合には、図3に示すようにいったんす
べての装置からオペランドを1つの装置に送り、その装
置で演算(加算)を行い、その結果をすべての装置に伝
えるという方式が提案されている。(従来方1) 図3に5つの装置33〜37で、それぞれの計算結果の
和をとる場合を示す。各装置で計算された値、2、4、
3、5、1は、1つの装置37に送られそこで、和が計
算される。和である15は、すべての装置に伝えられ
る。
【0003】この方式では、1つの装置で演算を行なう
ので、その装置が送られてきたオペランドを処理する時
間は、装置の台数に比例する。そのため、装置の台数が
多くなると、非常に時間がかかる。この点を改良するた
めに、図4に示すように、演算(加算)を木状に行なっ
ていく方式も提案されている。(従来法2) 図4に8つの装置で、それぞれの計算結果の和をとる場
合を示す。まず、4つの装置41〜44から計算結果、
3、7、5、9を他の4つの装置に転送する。そして、
4つの装置45〜48で、3+4、2+7、5+1、6
+9を行なう。部分和を計算した4つの装置のうちの2
つの装置46、48から、他の2つの装置45、47に
部分和、9、15を転送し、2つの装置45、47で、
7+9、6+15を行なう。最後に、2つの装置のうち
の一方(この場合装置45)が、他方(装置47)に、
部分和16を転送し、16+21を行なう。そして、そ
の結果である、37をすべての装置に伝える。
ので、その装置が送られてきたオペランドを処理する時
間は、装置の台数に比例する。そのため、装置の台数が
多くなると、非常に時間がかかる。この点を改良するた
めに、図4に示すように、演算(加算)を木状に行なっ
ていく方式も提案されている。(従来法2) 図4に8つの装置で、それぞれの計算結果の和をとる場
合を示す。まず、4つの装置41〜44から計算結果、
3、7、5、9を他の4つの装置に転送する。そして、
4つの装置45〜48で、3+4、2+7、5+1、6
+9を行なう。部分和を計算した4つの装置のうちの2
つの装置46、48から、他の2つの装置45、47に
部分和、9、15を転送し、2つの装置45、47で、
7+9、6+15を行なう。最後に、2つの装置のうち
の一方(この場合装置45)が、他方(装置47)に、
部分和16を転送し、16+21を行なう。そして、そ
の結果である、37をすべての装置に伝える。
【0004】この方式では、演算自体の時間は少なくな
るが、装置間のオペランド(演算の途中結果)の転送が
複数回起こり、転送時間により全体の処理時間が長くな
る。
るが、装置間のオペランド(演算の途中結果)の転送が
複数回起こり、転送時間により全体の処理時間が長くな
る。
【0005】
【発明が解決しようとする課題】上述した従来法1で
は、1つの装置が演算を行なうため、全装置数が大きく
なると処理時間が長くなる。
は、1つの装置が演算を行なうため、全装置数が大きく
なると処理時間が長くなる。
【0006】従来法2では、演算を並列に行なうため演
算時間は短くなるが、装置間の転送回数が増えるため、
転送時間の増加により処理時間が長くなる。
算時間は短くなるが、装置間の転送回数が増えるため、
転送時間の増加により処理時間が長くなる。
【0007】本発明の目的は、全装置で計算した値をオ
ペランドとし、その演算結果をすべての装置に分配する
必要がある演算を接続網で行なうことにより高速化する
ことである。
ペランドとし、その演算結果をすべての装置に分配する
必要がある演算を接続網で行なうことにより高速化する
ことである。
【0008】
【問題点を解決するための手段】本願発明は、複数のス
イッチングユニットで構成される多段網に接続された装
置間のデータ転送時に行なう網による演算方式であっ
て、各装置で計算した値をオペランドとする演算を、オ
ペランドを演算パケットという形で通常のパケットと同
じ多段網を使って通信し、演算結果を演算パケットとし
てすべての装置に配布することを特徴とする。
イッチングユニットで構成される多段網に接続された装
置間のデータ転送時に行なう網による演算方式であっ
て、各装置で計算した値をオペランドとする演算を、オ
ペランドを演算パケットという形で通常のパケットと同
じ多段網を使って通信し、演算結果を演算パケットとし
てすべての装置に配布することを特徴とする。
【0009】また本願発明は前記演算の際に、前記スイ
ッチングユニットでは、入力ポートに演算パケットが到
着すると、演算パケット内のオペランドを演算し、すべ
ての入力ポートに演算パケットが到着した時点ですべて
の出力ポートに演算結果を演算パケットとして出力する
ことを特徴とする。
ッチングユニットでは、入力ポートに演算パケットが到
着すると、演算パケット内のオペランドを演算し、すべ
ての入力ポートに演算パケットが到着した時点ですべて
の出力ポートに演算結果を演算パケットとして出力する
ことを特徴とする。
【0010】
【作用】本発明では、演算パケットが多段網を1度通る
転送時間と、各スイッチングユニットでの演算時間×多
段網の段数で、全装置からのオペランドを使った演算を
行ないその結果を全ての装置に分配できる。
転送時間と、各スイッチングユニットでの演算時間×多
段網の段数で、全装置からのオペランドを使った演算を
行ないその結果を全ての装置に分配できる。
【0011】
【実施例】本願の発明の実施例について図面を参照して
説明する。
説明する。
【0012】図1は2入力2出力のスイッチングユニッ
ト11を用いた多段網で、8台の装置14〜21を接続
し、スイッチングユニットでの演算として加算を行なっ
た場合の実施例を示す構成図である。各装置で計算され
た値を演算パケット22として多段網に入力すると、各
スイッチングユニット11で、2つの入力ポートから入
力された2つのオペランド間で加算を行ない、その結果
を2つの出力ポートに演算パケット22として出力す
る。その結果、各装置には、すべての装置の値の総和が
演算パケット22として到着する。
ト11を用いた多段網で、8台の装置14〜21を接続
し、スイッチングユニットでの演算として加算を行なっ
た場合の実施例を示す構成図である。各装置で計算され
た値を演算パケット22として多段網に入力すると、各
スイッチングユニット11で、2つの入力ポートから入
力された2つのオペランド間で加算を行ない、その結果
を2つの出力ポートに演算パケット22として出力す
る。その結果、各装置には、すべての装置の値の総和が
演算パケット22として到着する。
【0013】8台の装置14〜21からは、それぞれ、
2、3、4、7、3、5、6、1の計算結果が演算パケ
ット22として、多段網に送出される。1段目のスイッ
チングユニット11では、2+3、3+5、4+6、7
+1が行なわれ、その結果である、5、8、10、8が
演算パケット22として、次の段のスイッチングユニッ
ト11に送られる。2段目のスイッチングユニット11
では、5+10、5+10、8+8、8+8が行なわ
れ、その結果である、15、15、16、16が演算パ
ケット22として、次の段のスイッチングユニット11
に送られる。3段目のスイッチングユニット11では、
15+16、15+16、15+16、15+16が行
なわれ、その結果である、31が、各装置14〜21に
送られる。これで、すべての装置14〜21の計算結果
の和、2+3+4+7+3+5+6+1の結果がすべて
の装置14〜21に伝えられた。
2、3、4、7、3、5、6、1の計算結果が演算パケ
ット22として、多段網に送出される。1段目のスイッ
チングユニット11では、2+3、3+5、4+6、7
+1が行なわれ、その結果である、5、8、10、8が
演算パケット22として、次の段のスイッチングユニッ
ト11に送られる。2段目のスイッチングユニット11
では、5+10、5+10、8+8、8+8が行なわ
れ、その結果である、15、15、16、16が演算パ
ケット22として、次の段のスイッチングユニット11
に送られる。3段目のスイッチングユニット11では、
15+16、15+16、15+16、15+16が行
なわれ、その結果である、31が、各装置14〜21に
送られる。これで、すべての装置14〜21の計算結果
の和、2+3+4+7+3+5+6+1の結果がすべて
の装置14〜21に伝えられた。
【0014】図2は、2入力2出力のスイッチングユニ
ット11の構成を示す。スイッチングユニットには、演
算ユニット31、レジスタ32があり、演算パケットで
送られてきた演算パケット22内のオペランドを用いて
演算を行なう。演算の種類は演算パケット22内に示さ
れる。
ット11の構成を示す。スイッチングユニットには、演
算ユニット31、レジスタ32があり、演算パケットで
送られてきた演算パケット22内のオペランドを用いて
演算を行なう。演算の種類は演算パケット22内に示さ
れる。
【0015】
【発明の効果】本発明の網による演算方式により、各装
置が計算した値をオペランドとしてすべて使った演算を
行ない、その結果を 各装置に配布する処理を、多段網
を1度通るだけで行なえる。その結果、並列処理のオー
バヘッドとなるこのような処理を高速に行なえる。
置が計算した値をオペランドとしてすべて使った演算を
行ない、その結果を 各装置に配布する処理を、多段網
を1度通るだけで行なえる。その結果、並列処理のオー
バヘッドとなるこのような処理を高速に行なえる。
【図1】2入力2出力のスイッチングユニットを用いた
多段網で、8台の装置を接続した場合の実施例を示す構
成図。
多段網で、8台の装置を接続した場合の実施例を示す構
成図。
【図2】実施例の2入力2出力のスイッチングユニット
の構成図。
の構成図。
【図3】従来法1を説明するための図。
【図4】従来法2を説明するための図。
11 2入力2出力のスイッチングユニット 12 入力ポート 13 出力ポート 14 装置0 15 装置1 16 装置2 17 装置3 18 装置4 19 装置5 20 装置6 21 装置7 22 演算パケット 31 演算ユニット 32 レジスタ 33〜37、41〜48 装置
Claims (2)
- 【請求項1】 複数のスイッチングユニットで構成され
る多段網に接続された装置間のデータ転送時に行なう網
による演算方式であって、各装置で計算した値をオペラ
ンドとする演算を、オペランドを演算パケットという形
で通常のパケットと同じ多段網を使って通信し、演算結
果をパケットとしてすべての装置に配布することを特徴
とする網による演算方式。 - 【請求項2】 前記演算の際に、前記スイッチングユニ
ットでは、入力ポートに演算パケットが到着すると、演
算パケット内のオペランドを演算し、すべての入力ポー
トに演算パケットが到着した時点ですべての出力ポート
に演算結果を演算パケットとして出力することを特徴と
する請求項1に記載の網による演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052096A JPH05257910A (ja) | 1992-03-11 | 1992-03-11 | 網による演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052096A JPH05257910A (ja) | 1992-03-11 | 1992-03-11 | 網による演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257910A true JPH05257910A (ja) | 1993-10-08 |
Family
ID=12905319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052096A Withdrawn JPH05257910A (ja) | 1992-03-11 | 1992-03-11 | 網による演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257910A (ja) |
-
1992
- 1992-03-11 JP JP4052096A patent/JPH05257910A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2022548046A5 (ja) | ||
| JP3244506B2 (ja) | 小型乗算器 | |
| WO2003038645A3 (en) | A scalable processing architecture | |
| US7350054B2 (en) | Processor having array of processing elements whose individual operations and mutual connections are variable | |
| US4592005A (en) | Masked arithmetic logic unit | |
| KR880014470A (ko) | 승산기 어레이 회로에서의 시프트 연산 수행장치 및 방법 | |
| CN1020170C (zh) | 高速数字处理器 | |
| JPH0926949A (ja) | データ駆動型情報処理装置 | |
| US5754875A (en) | Computer system with double width data bus | |
| JPH05257910A (ja) | 網による演算方式 | |
| JP3323312B2 (ja) | 高速化した試験パターン発生器 | |
| US6532485B1 (en) | Method and apparatus for performing multiplication/addition operations | |
| US8150949B2 (en) | Computing apparatus | |
| JPH01145771A (ja) | パイプライン計算機 | |
| KR100186338B1 (ko) | 교환법칙이 성립하는 연산기의 입력단수 저감방법 | |
| JPS62160529A (ja) | デ−タ処理装置 | |
| SU1531090A1 (ru) | Многовходовый параллельный сумматор | |
| JP2617591B2 (ja) | シリアル演算回路 | |
| JPH03141480A (ja) | 帯行列演算用シストリックアレイ | |
| JPS59178577A (ja) | 10進2進変換方式 | |
| JPS60147836A (ja) | 演算処理装置 | |
| US20050108438A1 (en) | Heterogeneous synergetic computing system | |
| JP2005518048A (ja) | 平行なデータバス上のデータを結合するための方法及び装置 | |
| JPH01201771A (ja) | 積和演算装置 | |
| JPS63167971A (ja) | 演算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |