JPH05258065A - パターン発生装置 - Google Patents
パターン発生装置Info
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- JPH05258065A JPH05258065A JP4054554A JP5455492A JPH05258065A JP H05258065 A JPH05258065 A JP H05258065A JP 4054554 A JP4054554 A JP 4054554A JP 5455492 A JP5455492 A JP 5455492A JP H05258065 A JPH05258065 A JP H05258065A
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Abstract
(57)【要約】
【構成】プロセッサ１０２が、原画像の注目画素を注目
画素決定部１０２ａで決定する。画素判定部１０２ｂ
が、注目画素が以前、注目画素に決定されたかどうか判
定する。注目画素の画素値をデータ線１０９を介し、パ
ターン選択器１０５に出力する。パターン選択器１０５
では、画素値を受信し、パターンを選択してレジスタに
格納する。注目画素のアドレスを座標生成器に出力す
る。座標生成器は、アドレスから座標を生成し、Ｘ，Ｙ
座標各々に２進数に変換して各々Ｘ座標レジスタ，Ｙ座
標レジスタに格納する。画素選択器は、Ｘ座標レジスタ
の値の下ｎ桁と、Ｙ座標レジスタの値の下ｍ桁とを算出
する。これらによりパターンが、注目画素と対応する。
マスク作成器は、マスクを作成する。マスクを介し、原
画像と対応する図形パターンをフレームメモリ１０３に
格納する。 【効果】図形パターンの作成時間を短縮できる。
画素決定部１０２ａで決定する。画素判定部１０２ｂ
が、注目画素が以前、注目画素に決定されたかどうか判
定する。注目画素の画素値をデータ線１０９を介し、パ
ターン選択器１０５に出力する。パターン選択器１０５
では、画素値を受信し、パターンを選択してレジスタに
格納する。注目画素のアドレスを座標生成器に出力す
る。座標生成器は、アドレスから座標を生成し、Ｘ，Ｙ
座標各々に２進数に変換して各々Ｘ座標レジスタ，Ｙ座
標レジスタに格納する。画素選択器は、Ｘ座標レジスタ
の値の下ｎ桁と、Ｙ座標レジスタの値の下ｍ桁とを算出
する。これらによりパターンが、注目画素と対応する。
マスク作成器は、マスクを作成する。マスクを介し、原
画像と対応する図形パターンをフレームメモリ１０３に
格納する。 【効果】図形パターンの作成時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、パターン発生装置に関
する。
する。
【０００２】
【従来の技術】従来のパターン発生装置は、「ハッチン
グ」や「網かけ」処理に使用されており、２×２ビット
や４×４ビットのパターンの最小単位の出力面積である
単位領域で、パターンを発生させていた。
グ」や「網かけ」処理に使用されており、２×２ビット
や４×４ビットのパターンの最小単位の出力面積である
単位領域で、パターンを発生させていた。
【０００３】
【発明が解決しようとする課題】上述した従来のパター
ン発生装置は、発生できる繰返しパターンの単位領域の
面積や形状が固定されているので、広い面積や複雑な形
状のパターンを発生させる場合には、単位領域で多数回
パターンを発生させなければならないという問題点があ
る。
ン発生装置は、発生できる繰返しパターンの単位領域の
面積や形状が固定されているので、広い面積や複雑な形
状のパターンを発生させる場合には、単位領域で多数回
パターンを発生させなければならないという問題点があ
る。
【０００４】
【課題を解決するための手段】本発明のパターン発生装
置は、パターンを発生するパターン発生装置と、前記パ
ターン発生装置が発生するパターンを格納するフレーム
メモリと、前記フレームメモリに格納されたパターンを
出力する画像出力装置と、前記パターン発生装置とフレ
ームメモリとを制御してアドレスと色コード，濃度また
は輝度から成る画素値とを出力するプロセッサとを含ん
で構成されるパターン発生装置において、前記プロセッ
サは、パターンと変換される原画像の注目画素を決定す
る注目画素決定部と、前記注目画素決定部で決定された
注目画素が以前選択された画素かどうか判定する画素判
定部と、前記画素判定部で以前選択された画素だった場
合は他の画素に変更する画素変更部と、前記パターンを
前記フレームメモリに格納した後に他の画素が存在する
かどうか判定する次画素判定部とを含んでいる。
置は、パターンを発生するパターン発生装置と、前記パ
ターン発生装置が発生するパターンを格納するフレーム
メモリと、前記フレームメモリに格納されたパターンを
出力する画像出力装置と、前記パターン発生装置とフレ
ームメモリとを制御してアドレスと色コード，濃度また
は輝度から成る画素値とを出力するプロセッサとを含ん
で構成されるパターン発生装置において、前記プロセッ
サは、パターンと変換される原画像の注目画素を決定す
る注目画素決定部と、前記注目画素決定部で決定された
注目画素が以前選択された画素かどうか判定する画素判
定部と、前記画素判定部で以前選択された画素だった場
合は他の画素に変更する画素変更部と、前記パターンを
前記フレームメモリに格納した後に他の画素が存在する
かどうか判定する次画素判定部とを含んでいる。
【０００５】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００６】図１は、本発明の一実施例のブロック図で
ある。
ある。
【０００７】図１に示すパターン発生装置を含む画像発
生装置は、パターンを発生するパターン発生装置１０１
と、パターン発生装置１０１が発生するパターンを格納
するフレームメモリ１０３と、パターン発生装置１０１
が発生したパターンをフレームメモリ１０３に伝達する
パターン出力信号線１１０と、フレームメモリ１０３に
格納されたパターンを出力するディスプレイ装置やプリ
ンタ等の画像出力装置１０４と、フレームメモリ１０３
に格納されたパターンを画像出力装置１０４に伝達する
画像信号線１１１と、パターン発生装置１０１とフレー
ムメモリ１０３とを制御してアドレスと色コード，濃度
または輝度から成る画素値とを出力するプロセッサ１０
２と、プロセッサ１０２からの画素値をパターン発生装
置１０１に伝達するデータ線１０９と、プロセッサ１０
２からの制御信号をパターン発生装置１０１に伝達する
制御線１１２，１１３と、パターン発生装置１０１とフ
レームメモリ１０３とにプロセッサ１０２からアドレス
を伝達するアドレス線１０８とを含んで構成されてい
る。
生装置は、パターンを発生するパターン発生装置１０１
と、パターン発生装置１０１が発生するパターンを格納
するフレームメモリ１０３と、パターン発生装置１０１
が発生したパターンをフレームメモリ１０３に伝達する
パターン出力信号線１１０と、フレームメモリ１０３に
格納されたパターンを出力するディスプレイ装置やプリ
ンタ等の画像出力装置１０４と、フレームメモリ１０３
に格納されたパターンを画像出力装置１０４に伝達する
画像信号線１１１と、パターン発生装置１０１とフレー
ムメモリ１０３とを制御してアドレスと色コード，濃度
または輝度から成る画素値とを出力するプロセッサ１０
２と、プロセッサ１０２からの画素値をパターン発生装
置１０１に伝達するデータ線１０９と、プロセッサ１０
２からの制御信号をパターン発生装置１０１に伝達する
制御線１１２，１１３と、パターン発生装置１０１とフ
レームメモリ１０３とにプロセッサ１０２からアドレス
を伝達するアドレス線１０８とを含んで構成されてい
る。
【０００８】プロセッサ１０２は、パターンと変換され
る原画像の注目画素を決定する注目画素決定部１０２ａ
と、注目画素決定部１０２ａで決定された注目画素が以
前選択された画素かどうか判定する画素判定部１０２ｂ
と、画素判定部１０２ｂで以前選択された画素だった場
合は他の画素に変更する画素変更部１０２ｃと、パター
ンをフレームメモリに格納した後に他の画素が存在する
かどうか判定する次画素判定部１０２ｄとを含んで構成
されている。
る原画像の注目画素を決定する注目画素決定部１０２ａ
と、注目画素決定部１０２ａで決定された注目画素が以
前選択された画素かどうか判定する画素判定部１０２ｂ
と、画素判定部１０２ｂで以前選択された画素だった場
合は他の画素に変更する画素変更部１０２ｃと、パター
ンをフレームメモリに格納した後に他の画素が存在する
かどうか判定する次画素判定部１０２ｄとを含んで構成
されている。
【０００９】図２は、画像データの構造を説明する構成
図である。１画面分の画像データ４０は、最小単位であ
る画素４０１から構成され、各々にＮビットの輝度情報
等の画素値４１０ａ，画素値４１０ｂを含む画素値４１
０を有している。画像データ４０は、座標（０，０）か
ら（９，７）までの画素４０１で構成され、座標（０，
０〜４），（１，０〜３），（２，０〜２），（３，０
〜１），（４，０）で原画像５０１ａを形成し、残りの
部分で背景になる原画像５０１ｂを形成している。１画
素当りの画素値４１０のビット数＝Ｎは、線図形表現に
は最低限１ビットあればまにあうが、ビット数を増やせ
ば、それだけ多くの輝度階調表現に使用可能となる。２
４ビットあれば、カラー表現の３原色指定が可能とな
る。
図である。１画面分の画像データ４０は、最小単位であ
る画素４０１から構成され、各々にＮビットの輝度情報
等の画素値４１０ａ，画素値４１０ｂを含む画素値４１
０を有している。画像データ４０は、座標（０，０）か
ら（９，７）までの画素４０１で構成され、座標（０，
０〜４），（１，０〜３），（２，０〜２），（３，０
〜１），（４，０）で原画像５０１ａを形成し、残りの
部分で背景になる原画像５０１ｂを形成している。１画
素当りの画素値４１０のビット数＝Ｎは、線図形表現に
は最低限１ビットあればまにあうが、ビット数を増やせ
ば、それだけ多くの輝度階調表現に使用可能となる。２
４ビットあれば、カラー表現の３原色指定が可能とな
る。
【００１０】図３は、図１に示すパターン発生装置の構
成を示すブロック図である。データ線１０９からのデー
タと制御線１１２からの制御信号とからパターンを選択
して出力するパターン選択器１０５と、パターン選択器
１０５からのパターンとアドレス線１０８からのアドレ
ス情報と制御線１１３からの原画像の形状情報とにより
アドレスを解析して原画像とパターンとの画素の対応を
解析するアドレス解析器１０７と、パターン選択器１０
５からのパターンとアドレス解析器からの解析結果とか
ら画素を選択してパターン出力信号線１１０に出力する
画素選択器１０６とを含んで構成されている。パターン
選択器１０５は、予じめ原画像やパターンの形状や画素
値に対応させた複数の２n ×２m （ｎ＋ｍ＝ｋ、ｎ，ｍ
は正整数、ｋは正整数の定数）ドットの繰返しパターン
を格納するパターンテーブル２２１を内蔵している。同
実施例のパターンテーブルには、画素値４１０ａに対応
させた２2 ×２2 ドットのパターン３と、画素値４１０
ｂに対応させた２1 ×２3ドットのパターン７との２つ
のパターンのみが格納されていることとする。
成を示すブロック図である。データ線１０９からのデー
タと制御線１１２からの制御信号とからパターンを選択
して出力するパターン選択器１０５と、パターン選択器
１０５からのパターンとアドレス線１０８からのアドレ
ス情報と制御線１１３からの原画像の形状情報とにより
アドレスを解析して原画像とパターンとの画素の対応を
解析するアドレス解析器１０７と、パターン選択器１０
５からのパターンとアドレス解析器からの解析結果とか
ら画素を選択してパターン出力信号線１１０に出力する
画素選択器１０６とを含んで構成されている。パターン
選択器１０５は、予じめ原画像やパターンの形状や画素
値に対応させた複数の２n ×２m （ｎ＋ｍ＝ｋ、ｎ，ｍ
は正整数、ｋは正整数の定数）ドットの繰返しパターン
を格納するパターンテーブル２２１を内蔵している。同
実施例のパターンテーブルには、画素値４１０ａに対応
させた２2 ×２2 ドットのパターン３と、画素値４１０
ｂに対応させた２1 ×２3ドットのパターン７との２つ
のパターンのみが格納されていることとする。
【００１１】アドレス解析器１０７は、アドレス線１０
８からのフレームメモリ１０３の画素が書込まれるアド
レス情報からＸ，Ｙ座標を生成してその値を２進数に変
換して出力する座標生成器２２５と、座標生成器２２５
の出力したＸ座標を保持するＸ座標レジスタ２２７と、
座標生成器２２５の出力したＹ座標を保持するＹ座標レ
ジスタ２２６と、データ線１０９からのデータと制御線
１１３からの制御信号とからＸ座標レジスタ２２７に格
納されている２進数の下ｎ桁の数とＹ座標レジスタ２２
６に格納されている２進数の下ｍ桁の数字とから原画像
の注目画素と対応するパターンの画素を選択する画素選
択器２２８とを含んで構成されている。画素選択器１０
６は、パターン選択器１０５からのパターンを保持する
レジスタ２２２と、アドレス解析器１０７からの解析結
果から原画像部以外のパターンを遮るマスクを作成する
マスク作成器２２４と、レジスタ２２２とマスク作成器
２２４とから原画像と対応したパターンを出力するマス
ク回路２２３とを含んで構成されている。
８からのフレームメモリ１０３の画素が書込まれるアド
レス情報からＸ，Ｙ座標を生成してその値を２進数に変
換して出力する座標生成器２２５と、座標生成器２２５
の出力したＸ座標を保持するＸ座標レジスタ２２７と、
座標生成器２２５の出力したＹ座標を保持するＹ座標レ
ジスタ２２６と、データ線１０９からのデータと制御線
１１３からの制御信号とからＸ座標レジスタ２２７に格
納されている２進数の下ｎ桁の数とＹ座標レジスタ２２
６に格納されている２進数の下ｍ桁の数字とから原画像
の注目画素と対応するパターンの画素を選択する画素選
択器２２８とを含んで構成されている。画素選択器１０
６は、パターン選択器１０５からのパターンを保持する
レジスタ２２２と、アドレス解析器１０７からの解析結
果から原画像部以外のパターンを遮るマスクを作成する
マスク作成器２２４と、レジスタ２２２とマスク作成器
２２４とから原画像と対応したパターンを出力するマス
ク回路２２３とを含んで構成されている。
【００１２】次に、本発明の動作について図面を参照し
て説明する。図４は本発明の第１の実施例の全体の動作
を説明する全体動作図、図５は第１の実施例において図
４に示す画素選択器を中心とした画素の選択方法の概念
図、図６は第１の実施例のパターンとマスクとの関係を
説明する表示図と、図７は本発明の第２の実施例の全体
の動作を説明する全体動作図、図８は第２の実施例にお
いて図７に示す画素選択器を中心とした画素の選択方法
の概念図、図９は第２の実施例のパターンとマスクとの
関係を説明する表示図と、図１０は本発明の動作を説明
する流れ図である。第１の実施例のステップＳ１におい
て、プロセッサ１０２が作成または読込み保持している
図２に示す画像データ４０の原画像５０１ａの注目画素
５０２を図１に示す注目画素決定部１０２ａで決定す
る。ステップＳ２において画素判定部１０２ｂが、注目
画素５０２が以前、注目画素に決定されたかどうか判定
する。注目画素５０２は、今回始めて決定されたので、
ステップＳ３において図４に示すように注目画素５０２
の画素値４１０ａをデータ線１０９を介し、パターン選
択器１０５に出力する。図３に示すパターン選択器１０
５では、画素値４１０ａを受信し、パターン３を選択し
てレジスタ２２２に格納する。ステップＳ４において、
図５に示すようにアドレス線１０８を介して注目画素５
０２のアドレス「４」を座標生成器２２５に出力する。
座標生成器２２５は、アドレス「４」から座標「４，
０」を生成し、Ｘ，Ｙ座標各々に２進数に変換して各々
Ｘ座標レジスタ２２７，Ｙ座標レジスタ２２６に格納す
る。ステップＳ５において、画素選択器２２８にはパタ
ーン３と、制御線１１３を介して原画像５０１の形状情
報とが通知されている。画素選択器２２８は、Ｘ座標レ
ジスタ２２７の値「００１００」の下２桁の「００」
と、Ｙ座標レジスタ２２６の値「０００００」の下２桁
の「００」とを算出する。パターン３において、Ｘ軸ス
ケール３２７では「００」は一番左側、Ｙ軸スケール３
２６において「００」は一番上になり、これらが交差す
る左上の角の画素が注目画素５０２と対応する。ステッ
プＳ６において、マスク作成器２２４は、図６に示すよ
うに画素選択器２２８の結果から座標（０，０）から
（９，７）までの画素４０１から座標（０，０〜４），
（１，０〜３），（２，０〜２），（３，０〜１），
（４，０）の画素４０１を抜いたマスク３２３ａを作成
する。マスク３２３ａを介し、原画像５０１ａと対応す
る図形パターン３０ａをフレームメモリ１０３に格納す
る。ステップＳ７において、原画像５０１内にまだ注目
画素になっていない画素が存在するか判定する。同実施
例では、まだ全部の画素が注目画素になっていないので
ステップＳ１に戻る。ステップＳ１を介してステップＳ
２において、注目画素５０２を再び選択していたなら
ば、ステップＳ８において原画像５０１ａ内にまだ注目
画素になっていない画素が存在するか判定する。存在し
ないのなら終了し、同実施例は存在するのでステップＳ
９において、画素の座標を原画像５０１ａ内でＸ座標に
１を足すなどの変更をする。ステップＳ７において、全
部の画素が注目画素になっていた場合は終了する。図６
に示すように、注目画素は座標（０，０〜３），（１，
０〜３），（２，０〜３），（３，０〜１）までは１回
目のパターンであるパターン３１ａと対応する。座標
（４，０）は、２回目のパターンであるパターン３１ｂ
の座標（０，０）と対応する。座標（０，４）は、パタ
ーン３１ｃの座標（０，０）と対応する。
て説明する。図４は本発明の第１の実施例の全体の動作
を説明する全体動作図、図５は第１の実施例において図
４に示す画素選択器を中心とした画素の選択方法の概念
図、図６は第１の実施例のパターンとマスクとの関係を
説明する表示図と、図７は本発明の第２の実施例の全体
の動作を説明する全体動作図、図８は第２の実施例にお
いて図７に示す画素選択器を中心とした画素の選択方法
の概念図、図９は第２の実施例のパターンとマスクとの
関係を説明する表示図と、図１０は本発明の動作を説明
する流れ図である。第１の実施例のステップＳ１におい
て、プロセッサ１０２が作成または読込み保持している
図２に示す画像データ４０の原画像５０１ａの注目画素
５０２を図１に示す注目画素決定部１０２ａで決定す
る。ステップＳ２において画素判定部１０２ｂが、注目
画素５０２が以前、注目画素に決定されたかどうか判定
する。注目画素５０２は、今回始めて決定されたので、
ステップＳ３において図４に示すように注目画素５０２
の画素値４１０ａをデータ線１０９を介し、パターン選
択器１０５に出力する。図３に示すパターン選択器１０
５では、画素値４１０ａを受信し、パターン３を選択し
てレジスタ２２２に格納する。ステップＳ４において、
図５に示すようにアドレス線１０８を介して注目画素５
０２のアドレス「４」を座標生成器２２５に出力する。
座標生成器２２５は、アドレス「４」から座標「４，
０」を生成し、Ｘ，Ｙ座標各々に２進数に変換して各々
Ｘ座標レジスタ２２７，Ｙ座標レジスタ２２６に格納す
る。ステップＳ５において、画素選択器２２８にはパタ
ーン３と、制御線１１３を介して原画像５０１の形状情
報とが通知されている。画素選択器２２８は、Ｘ座標レ
ジスタ２２７の値「００１００」の下２桁の「００」
と、Ｙ座標レジスタ２２６の値「０００００」の下２桁
の「００」とを算出する。パターン３において、Ｘ軸ス
ケール３２７では「００」は一番左側、Ｙ軸スケール３
２６において「００」は一番上になり、これらが交差す
る左上の角の画素が注目画素５０２と対応する。ステッ
プＳ６において、マスク作成器２２４は、図６に示すよ
うに画素選択器２２８の結果から座標（０，０）から
（９，７）までの画素４０１から座標（０，０〜４），
（１，０〜３），（２，０〜２），（３，０〜１），
（４，０）の画素４０１を抜いたマスク３２３ａを作成
する。マスク３２３ａを介し、原画像５０１ａと対応す
る図形パターン３０ａをフレームメモリ１０３に格納す
る。ステップＳ７において、原画像５０１内にまだ注目
画素になっていない画素が存在するか判定する。同実施
例では、まだ全部の画素が注目画素になっていないので
ステップＳ１に戻る。ステップＳ１を介してステップＳ
２において、注目画素５０２を再び選択していたなら
ば、ステップＳ８において原画像５０１ａ内にまだ注目
画素になっていない画素が存在するか判定する。存在し
ないのなら終了し、同実施例は存在するのでステップＳ
９において、画素の座標を原画像５０１ａ内でＸ座標に
１を足すなどの変更をする。ステップＳ７において、全
部の画素が注目画素になっていた場合は終了する。図６
に示すように、注目画素は座標（０，０〜３），（１，
０〜３），（２，０〜３），（３，０〜１）までは１回
目のパターンであるパターン３１ａと対応する。座標
（４，０）は、２回目のパターンであるパターン３１ｂ
の座標（０，０）と対応する。座標（０，４）は、パタ
ーン３１ｃの座標（０，０）と対応する。
【００１３】次に、第２の実施例のステップＳ１におい
てプロセッサ１０２が、画像データ４０の原画像５０１
ｂの注目画素５０４を注目画素決定部１０２ａで決定す
る。ステップＳ２において画素判定部１０２ｂが、注目
画素５０４が以前、注目画素に決定されたかどうか判定
する。注目画素５０４は、今回始めて決定されたので、
ステップＳ３において図７に示すように注目画素５０４
の画素値４１０ｂをデータ線１０９を介し、パターン選
択器１０５に出力する。図３に示すパターン選択器１０
５では、画素値４１０ｂを受信し、パターン７を選択し
てレジスタ２２２に格納する。ステップＳ４において、
図８に示すようにアドレス線１０８を介して注目画素５
０４のアドレス「５」を座標生成器２２５に出力する。
座標生成器２２５は、アドレス「５」から座標「５，
０」を生成し、Ｘ，Ｙ座標各々に２進数に変換して各々
Ｘ座標レジスタ２２７，Ｙ座標レジスタ２２６に格納す
る。ステップＳ５において、画素選択器２２８にはパタ
ーン７と、制御線１１３を介して背景画像５０１ｂの形
状情報とが通知されている。画素選択器２２８は、Ｘ座
標レジスタ２２７の値「００１０１」の下１桁の「１」
と、Ｙ座標レジスタ２２６の値「０００００」の下３桁
の「０００」とを算出する。パターン７において、Ｘ軸
スケール３２７ｂでは「１」は右側、Ｙ軸スケール３２
６ｂにおいて「０００」は一番上になり、これらが交差
する右上の角の画素が注目画素５０４と対応する。ステ
ップＳ６において、マスク作成器２２４は図９に示すよ
うに、画素選択器２２８の結果から座標（０，０）から
（９，７）までの画素４０１から座標（０，５〜７），
（１，４〜７），（２，３〜７），（３，２〜７），
（４，１〜７）（５〜９，０〜７）の画素４０１を抜い
たマスク３２３ｂを作成する。マスク３２３ｂを介し、
原画像５０１と対応する図形パターン３０ｂをフレーム
メモリ１０３に格納する。ステップＳ７において、原画
像５０１ｂ内にまだ注目画素になっていない画素が存在
するか判定する。同実施例では、まだ全部の画素が注目
画素になっていないのでステップＳ１に戻る。ステップ
Ｓ１を介してステップＳ２において、注目画素５０４を
再び選択していたならば、画素の座標を原画像５０１ｂ
内で変更をする。ステップＳ６において、全部の画素が
注目画素になっていた場合は終了する。図９に示すよう
に、注目画素は座標（１，４），（０〜１，５〜７）ま
では１回目のパターンであるパターン７１ａと対応す
る。座標（３，２），（２〜３，３〜７）までは２回目
のパターン（図示せず）と対応する。座標（５，０），
（４〜５，１〜７）までは３回目のパターンであるパタ
ーン７１ｂと対応する。座標（６〜７，０〜７）までは
４回目のパターン（図示せず）と対応する。座標（８〜
９，０〜７）までは５回目のパターンであるパターン７
１ｃと対応する。
てプロセッサ１０２が、画像データ４０の原画像５０１
ｂの注目画素５０４を注目画素決定部１０２ａで決定す
る。ステップＳ２において画素判定部１０２ｂが、注目
画素５０４が以前、注目画素に決定されたかどうか判定
する。注目画素５０４は、今回始めて決定されたので、
ステップＳ３において図７に示すように注目画素５０４
の画素値４１０ｂをデータ線１０９を介し、パターン選
択器１０５に出力する。図３に示すパターン選択器１０
５では、画素値４１０ｂを受信し、パターン７を選択し
てレジスタ２２２に格納する。ステップＳ４において、
図８に示すようにアドレス線１０８を介して注目画素５
０４のアドレス「５」を座標生成器２２５に出力する。
座標生成器２２５は、アドレス「５」から座標「５，
０」を生成し、Ｘ，Ｙ座標各々に２進数に変換して各々
Ｘ座標レジスタ２２７，Ｙ座標レジスタ２２６に格納す
る。ステップＳ５において、画素選択器２２８にはパタ
ーン７と、制御線１１３を介して背景画像５０１ｂの形
状情報とが通知されている。画素選択器２２８は、Ｘ座
標レジスタ２２７の値「００１０１」の下１桁の「１」
と、Ｙ座標レジスタ２２６の値「０００００」の下３桁
の「０００」とを算出する。パターン７において、Ｘ軸
スケール３２７ｂでは「１」は右側、Ｙ軸スケール３２
６ｂにおいて「０００」は一番上になり、これらが交差
する右上の角の画素が注目画素５０４と対応する。ステ
ップＳ６において、マスク作成器２２４は図９に示すよ
うに、画素選択器２２８の結果から座標（０，０）から
（９，７）までの画素４０１から座標（０，５〜７），
（１，４〜７），（２，３〜７），（３，２〜７），
（４，１〜７）（５〜９，０〜７）の画素４０１を抜い
たマスク３２３ｂを作成する。マスク３２３ｂを介し、
原画像５０１と対応する図形パターン３０ｂをフレーム
メモリ１０３に格納する。ステップＳ７において、原画
像５０１ｂ内にまだ注目画素になっていない画素が存在
するか判定する。同実施例では、まだ全部の画素が注目
画素になっていないのでステップＳ１に戻る。ステップ
Ｓ１を介してステップＳ２において、注目画素５０４を
再び選択していたならば、画素の座標を原画像５０１ｂ
内で変更をする。ステップＳ６において、全部の画素が
注目画素になっていた場合は終了する。図９に示すよう
に、注目画素は座標（１，４），（０〜１，５〜７）ま
では１回目のパターンであるパターン７１ａと対応す
る。座標（３，２），（２〜３，３〜７）までは２回目
のパターン（図示せず）と対応する。座標（５，０），
（４〜５，１〜７）までは３回目のパターンであるパタ
ーン７１ｂと対応する。座標（６〜７，０〜７）までは
４回目のパターン（図示せず）と対応する。座標（８〜
９，０〜７）までは５回目のパターンであるパターン７
１ｃと対応する。
【００１４】第１の実施例と、第２の実施例とを同時に
行うと、図７に示す最終出力画像５０５が出力される。
行うと、図７に示す最終出力画像５０５が出力される。
【００１５】なお、同実施例ではパターンの違いは矩形
領域の違いだったが、同じ矩形領域でビット並びの違う
パターンも使用することが可能である。
領域の違いだったが、同じ矩形領域でビット並びの違う
パターンも使用することが可能である。
【００１６】
【発明の効果】以上説明したように本発明のパターン発
生装置は、パターン発生装置を交換し、２n ×２m ドッ
トの２値あるいは多値の繰返しパターンを原画像の形状
および画素値に対応させて複数種類格納して画素値に応
じてマスクを作成して出力することにより、面積が一定
の可変形状の矩形の繰返しパターンを生成することがで
きるので、図形パターンの作成時間を短縮できるという
効果がある。
生装置は、パターン発生装置を交換し、２n ×２m ドッ
トの２値あるいは多値の繰返しパターンを原画像の形状
および画素値に対応させて複数種類格納して画素値に応
じてマスクを作成して出力することにより、面積が一定
の可変形状の矩形の繰返しパターンを生成することがで
きるので、図形パターンの作成時間を短縮できるという
効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】画像データの構造を説明する構成図である。
【図３】図１に示すパターン発生装置の構成を示すブロ
ック図である。
ック図である。
【図４】本発明の第１の実施例の全体の動作を説明する
全体動作図である。
全体動作図である。
【図５】第１の実施例において図４に示す画素選択器を
中心とした画素の選択方法の概念図である。
中心とした画素の選択方法の概念図である。
【図６】第１の実施例のパターンとマスクとの関係を説
明する表示図である。
明する表示図である。
【図７】本発明の第２の実施例の全体の動作を説明する
全体動作図である。
全体動作図である。
【図８】第２の実施例において図７に示す画素選択器を
中心とした画素の選択方法の概念図である。
中心とした画素の選択方法の概念図である。
【図９】第２の実施例のパターンとマスクとの関係を説
明する表示図である。
明する表示図である。
【図１０】本発明の動作を説明する流れ図である。
３０ａ，３０ｂ 図形パターン ３１ａ〜３１ｃ，７１ａ〜７１ｃ パターン ４０ 画像データ １０１ パターン発生装置 １０２ プロセッサ １０２ａ 注目画素決定部 １０２ｂ 画素判定部 １０２ｃ 画素変更部 １０２ｄ 次画素判定部 １０３ フレームメモリ １０４ 画像出力装置 １０５ パターン選択器 １０６ 画素選択器 １０７ アドレス解析器 １０８ アドレス線 １０９ データ線 １１０ パターン出力信号線 １１１ 画像信号線 １１２，１１３ 制御線 ２２１ パターンテーブル ２２２ レジスタ ２２３ マスク回路 ２２４ マスク作成器 ２２５ 座標生成器 ２２６ Ｙ座標レジスタ ２２７ Ｘ座標レジスタ ２２８ 画素選択器 ４０１ 画素 ４１０，４１０ａ，４１０ｂ 画素値 ５０１ａ，５０１ｂ 原画像 ５０２，５０４ 注目画素 ５０５ 最終出力画像
Claims (3)
- 【請求項１】 パターンを発生するパターン発生装置
と、前記パターン発生装置が発生するパターンを格納す
るフレームメモリと、前記フレームメモリに格納された
パターンを出力する画像出力装置と、前記パターン発生
装置とフレームメモリとを制御してアドレスと色コー
ド，濃度または輝度から成る画素値とを出力するプロセ
ッサとを含んで構成されるパターン発生装置において、 前記プロセッサは、パターンと変換される原画像の注目
画素を決定する注目画素決定部と、前記注目画素決定部
で決定された注目画素が以前選択された画素かどうか判
定する画素判定部と、前記画素判定部で以前選択された
画素だった場合は他の画素に変更する画素変更部と、前
記パターンを前記フレームメモリに格納した後に他の画
素が存在するかどうか判定する次画素判定部とを含んで
構成されていることを特徴とするパターン発生装置。 - 【請求項２】 前記パターン発生装置は、予じめ原画像
やパターンの形状や画素値に対応させた複数の２n ×２
m （ｎ＋ｍ＝ｋ、ｎ，ｍは正整数、ｋは正整数の定数）
ドットのパターンを格納しているパターンテーブルを内
蔵して前記プロセッサの制御によりパターンを選択して
出力するパターン選択器と、前記パターン選択器からの
パターンと前記プロセッサからのアドレス情報と原画像
の形状情報とによりアドレスを解析して原画像とパター
ンとの画素の対応を解析するアドレス解析器と、前記パ
ターン選択器からのパターンとアドレス解析器からの解
析結果とから画素を選択して前記フレームメモリに出力
する画素選択器とを含んで構成されている請求項１記載
のパターン発生装置。 - 【請求項３】 前記アドレス解析器は、前記プロセッサ
からの前記フレームメモリの画素が書込まれるアドレス
情報からＸ，Ｙ座標を生成してその値を２進数に変換し
て出力する座標生成器と、前記座標生成器の出力したＸ
座標を保持するＸ座標レジスタと、前記座標生成器の出
力したＹ座標を保持するＹ座標レジスタと、前記プロセ
ッサからのデータと制御信号とから前記Ｘ座標レジスタ
に格納されている２進数の下ｎ桁の数と前記Ｙ座標レジ
スタに格納されている２進数の下ｍ桁の数字とから原画
像の注目画素と対応する前記パターンの画素を選択する
画素選択器とを含んで構成されていることを特徴とする
請求項２記載のパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054554A JPH05258065A (ja) | 1992-03-13 | 1992-03-13 | パターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054554A JPH05258065A (ja) | 1992-03-13 | 1992-03-13 | パターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258065A true JPH05258065A (ja) | 1993-10-08 |
Family
ID=12973907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054554A Withdrawn JPH05258065A (ja) | 1992-03-13 | 1992-03-13 | パターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258065A (ja) |
-
1992
- 1992-03-13 JP JP4054554A patent/JPH05258065A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |