JPH05258569A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 要求される高速動作を、無用の電力消費量及
びチップサイズの増大を招くことなく実現できる複数の
ポートを有するマルチポートメモリ１を得る。 【構成】 高速のアクセス動作が要求されるポートＷ
１，Ｒ１に対応する、ポートＷ１用書込回路５０及びポ
ートＲ１用読出回路７０では、構成回路素子のトランジ
スタを、高い電流駆動能力を持つよう構成し、比較的低
速のアクセス動作が許容されているポートＷ２，Ｒ２に
対応する、ポートＷ２用書込回路１６０及びポートＲ２
用読出回路１８０では、回路構成素子のトランジスタ
を、電流駆動能力が、該アクセス動作が可能な程度とな
るよう小型化した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は情報のアクセスを行う
ためのポートを複数有する半導体記憶装置に関し、特に
各ポートでのアクセス動作を行うための機能回路の、小
面積，低電力消費化のための回路構成に関するものであ
る。

【０００２】

【従来の技術】図２は従来のマルチポートメモリにおけ
る入力及び出力ポートの構成を示す図であり、図３はそ
のメモリセル及びその周辺回路，つまり各ポートでのア
クセス動作を行うための機能回路を示している。図にお
いて、１は複数のメモリセル１００をｍ行×ｎ列のマト
リクス状に配置してなるメモリセルアレイ９０を有する
マルチポートメモリで、情報をメモリセル１００に書き
込むための第１及び第２の入力ポート（以下書込ポート
ともいう。）Ｗ１，Ｗ２と、メモリセル１００の情報を
読み出すための第１及び第２の出力ポートＲ１，Ｒ２
（以下読出ポートともいう。）とを備えている。上記第
１，第２の入力ポートＷ１，Ｗ２は、書込ドライバ５
３，６３を有し、それぞれ書込みデータを第１，第２デ
ータ書込端子５１，６１から第１及び第２書込データ線
５２，６２に書き込むポートＷ１，Ｗ２用書込回路５
０，６０から構成されている。また上記第１，第２の出
力ポートＲ１，Ｒ２は、読出センスアンプ７３，８３を
有し、第１，第２読出データ線７２，８２に出力された
メモリセル１００の読出しデータを第１，第２データ出
力端子７１，８１に読み出すポートＲ１，Ｒ２用読出回
路７０，８０から構成されている。

【０００３】また上記マルチポートメモリ１には、上記
第１，第２の入力ポートＷ１，Ｗ２に対応する、第１，
第２書込アドレス入力端子１１，２１を有するポートＷ
１，Ｗ２用アドレスデコーダ１０，２０と、上記第１，
第２の出力ポートＲ１，Ｒ２に対応する、第１，第２読
出アドレス入力端子３１，４１を有するポートＲ１，Ｒ
２用アドレスデコーダ３０，４０とが備わっており、各
入力ポートＷ１，Ｗ２からメモリセル１００への書き込
みは、上記アドレスデコーダ１０，２０により第１，第
２書込ワード線１２，２２が活性化されて、またメモリ
セル１００から各出力ポートＲ１，Ｒ２への読み出し
は、上記アドレスデコーダ３０，４０により第１，第２
読出ワード線３２，４２が活性化されて行われるように
なっている。

【０００４】ここで上記各ポートＷ１，Ｗ２，Ｒ１，Ｒ
２に対応する機能回路，つまり上記デコーダ１０，２
０，３０，４０及び上記回路５０，６０，７０，８０は
それぞれ相互に独立に非同期で動作するものであるが、
上記書込ポートＷ１，Ｗ２に対応する回路群、また読出
ポートＲ１，Ｒ２に対応する回路群では、同一機能の回
路は等価な回路構成となっている。また図５(a) に模式
的に示すように、これらの機能回路Ｆ内にはトランジス
タＱ等の能動素子や抵抗Ｒ等の受動素子が組み込まれて
おり、またこれらの素子間は配線Ｗで所定の結線が施さ
れている。

【０００５】なお、図４は上記メモリセル１００の具体
的な回路構成を示し、図中メモリセル１００は、信号の
ＬレベルあるいはＨレベルをラッチする逆並列接続のイ
ンバータ１０１ａ，１０１ｂと、一端が接地され、ゲー
トが上記インバータ接続体の一端に接続された第１，第
２データ出力ＦＥＴ１１２，１２２と、上記インバータ
接続体の他端と上記第１，第２書込データ線５２，６２
との間に設けられた第１，第２入力ゲートＦＥＴ１５
２，１６２と、上記第１読出データ線７２と第１データ
出力ＦＥＴ１１２の他端との間，第２読出データ線８２
と第２データ出力ＦＥＴ１２２の他端との間に接続され
た第１，第２出力ゲートＦＥＴ１７２，１８２とから構
成されている。ここで上記第１，第２入力ゲートＦＥＴ
１５２，１６２のゲートには、それぞれ上記第１，第２
書込ワード線１２，２２が、また上記第１，第２出力ゲ
ートＦＥＴ１７２，１８２のゲートには、上記第１，第
２の読出しワード線３２，４２が接続されている。

【０００６】次に動作について説明する。第１の入力ポ
ートＷ１への書込みデータは、第１データ書込端子５１
からポートＷ１用書込回路５０に入力され、その書込ド
ライバ５３により増幅され第１書込データ線５２に出力
される。またこの時上記第１の入力ポートＷ１への書込
みデータに対応するアドレスデータが第１書込アドレス
入力端子１１からポートＷ１用アドレスデコーダ１０に
入力され、これにより該デコーダ１０は第１の入力ポー
トＷ１に対応する第１書込ワード線１２を活性化する。
これによりメモリセル１００内の第１入力ゲートＦＥＴ
１５２が導通して、上記第１書込データ線５２の書込み
データが逆並列接続のインバータ１０１ａ，１０１ｂに
ラッチされて、第１の入力ポートＷ１からメモリセル１
００へのデータ書込みが完了する。

【０００７】また第２の入力ポートＷ２への書込みデー
タについても、上記と同様に、該書込みデータが第２デ
ータ書込端子６１からポートＷ２用書込回路６０を介し
て第２書込データ線６２に出力されると同時に、この書
込みデータに対応するアドレスデータを受けたポートＷ
２用アドレスデコーダ２０により第２書込ワード線２２
が活性化され、これによりメモリセル１００へのデータ
の書込みが行われる。

【０００８】一方、第１の出力ポートＲ１からのデータ
の読み出しについては、該第１の出力ポートＲ１対応の
アドレスデータが第１書込アドレス入力端子３１から、
ポートＲ１用アドレスデコーダ３０に入力されると、該
デコーダ３０は、特定のポートＲ１用の読出ワード線３
２を活性化する。これによりメモリセル１００内の第１
出力ゲートＦＥＴ１７２が導通して、該メモリセル１０
０のデータがデータ出力ＦＥＴ１１２を介して第１読出
データ線７２に読み出される。そしてこのデータ線７２
に出力されたデータはポート用Ｒ１読出回路７０の読出
センスアンプ７３により増幅されて第１データ出力端子
７１に読み出される。

【０００９】第２の出力ポートＲ２からのデータの読み
出しについても、上記と同様にポートＲ２用アドレスデ
コーダ４０が第２読出アドレス端子４１からのアドレス
データを受けてポートＲ２用の読出ワード線４２を活性
化すると、メモリセル１００のデータが第２読出データ
線８２に読み出され、さらにこのデータはポートＲ２読
出用回路８０で増幅されて第２データ出力端子８１に読
み出される。

【００１０】

【発明が解決しようとする課題】ところが、従来のマル
チポートメモリでは、上述のように入力あるいは出力の
各ポートに対応する機能回路は等価な回路構成となって
いるため、マルチポートメモリが各ポートに対して要求
されるサイクル時間，つまり読出サイクル時間，書込サ
イクル時間が異なるシステムの中で用いられる場合に
は、アクセス速度が低速でも充分なポートに対応する機
能回路については、その動作速度の性能がオーバスペッ
ク，つまり過剰品質となってしまい、余分に電力が消費
されたり、基板上での占有面積が不必要に大きくなった
りしてしまうという問題があった。

【００１１】すなわち、各機能回路は図５(a) に示すよ
うに複数のトランジスタＱや抵抗Ｒ、さらにこれらの間
を結線する配線Ｗを備えており、通常各ポートでの高速
アクセスが可能となるよう、トランジスタの電力駆動能
力はより高く、配線の抵抗値はより低くなるよう設計さ
れている。

【００１２】例えば電界効果型のトランジスタＱは、図
５(b) に示すように基板２０１上に活性領域２０１ａを
形成し、その内部にドレイン電極２０２ａとソース電極
２０２ｂとを対向するよう配置し、これらの電極の間に
ゲート２０３を配置した構造となっているが、上記機能
回路に用いるトランジスタの活性領域はその電力駆動能
力が上記ポートでの高速アクセスに対応できるような大
きさ，つまり縦，横の寸法ｌ，ｗを持っている。このた
めこのようなＦＥＴで構成した機能回路が、低速アクセ
スが許容されるポートでのアクセス動作を受け持つ場
合、この機能回路は低速アクセス動作には大きすぎる電
力駆動能力を持つこととなり、電力は余分に消費する
し、基板上で占める面積にしても大きすぎるといったこ
ととなる。

【００１３】またアクセスの高速化対策としての配線の
低抵抗化は、通常、ゲート電極材料，例えば金属に比べ
て抵抗値の高いポリシリコンにより形成されている上記
ワード線１２，２２，３２，４２に金属配線によるシャ
ントを施すことにより行われているが、これはプロセス
が増加するため基板上でのスペースマージンを余分に確
保する等の必要が生じるため、メモリセル面積を増大さ
せてしまうこととなる。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、要求される高速動作を、無用の
電力消費量及びチップサイズの増大を招くことなく実現
することができる複数のポートを有する半導体記憶装置
を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、マルチポートメモリセルの各ポートに対応す
る、各ポートにおけるアクセス動作を行うための機能回
路を、それぞれ該機能回路が各ポートに対して要求され
る書込みあるいは読出しサイクルに応じた動作速度を持
つよう、つまり上記機能回路を構成する回路構成素子あ
るいは配線が各ポートのアクセス速度に対応した最適な
電流駆動能力あるいは配線抵抗値を持つよう構成したも
のである。

【００１６】

【作用】この発明においては、マルチポートメモリセル
の各ポートに対応する、各ポートでのアクセス動作を行
うための機能回路を、各ポートに対して要求される書込
みあるいは読出しサイクルに応じた動作速度を持つよう
構成したから、高速動作の要求されない機能回路では、
その構成素子の電流駆動能力の増大のために素子を大き
くしたり、配線の低抵抗化のために金属配線によるシャ
ントを施したりする必要がなくなり、その分、消費電力
の低減やチップ面積の縮小を図ることができる。また高
速動作の要求される機能回路では、構成素子の電流駆動
能力の増大あるいは配線抵抗の低抵抗化により電力配分
を最適化して、高速アクセスに対応することができる。

【００１７】

【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の一実施例による半導体記憶装置とし
てマルチポートメモリの具体的なブロック構成を示し、
ここでは、第１の入力ポートＷ１と第１の出力ポートＲ
１については各々高速書き込み動作と高速読み出し動作
が要求され、第２の入力ポートＷ２と第２の出力ポート
Ｒ２については、比較的低速の書き込み動作，低速の読
み出し動作が許容されている場合を例に挙げて説明す
る。

【００１８】図において、５０，及び７０はそれぞれ上
記高速アクセスが要求される第１の入力，出力ポートＷ
１，Ｒ１に対応するポートＷ１用書込回路，ポートＲ１
用読出回路で、これらの回路は従来装置と同様その回路
構成素子として、高速書込み，読出し動作に対応できる
よう設計した、能動領域が広く電流駆動能力の高いトラ
ンジスタ等を用いて構成されている。また１６０，１８
０は、上記ポートＷ１，Ｒ１に比べて比較的低速のアク
セス動作が許容されている第２の入力，出力ポートＷ
２，Ｒ２に対応するポートＷ２用書込回路，ポートＲ２
用読出回路で、これらの回路ではその回路構成素子とし
てのトランジスタは、上記低速のアクセス動作が可能と
なる程度の電流駆動能力を持つよう設計変更されて小型
化されており、当然、上記回路１６０の書込ドライバ１
６３及び上記回路１８０の読出センスアンプ１８３も能
動素子としてこのような小型化されたトランジスタを用
いている。その他の構成は図３に示す従来のマルチポー
トメモリと同一であり、またメモリセル１００の具体的
な回路構成も図４に示す従来装置と同一である。

【００１９】次に作用効果について説明する。本実施例
においても、メモリセル１００へのデータの書込みある
いは読出しは従来装置と同様に行われるので、その説明
は省略する。

【００２０】このような構成の本実施例のマルチポート
メモリでは、高速のアクセス動作が要求される第１の入
力，出力ポート用の機能回路，つまりポートＷ１用書込
回路５０及びポートＲ１用読出回路７０では、構成回路
素子として、高い電流駆動能力を持つよう設計されたト
ランジスタを用いる一方で、比較的低速のアクセス動作
が許容されている第２の入力，出力ポート用の回路，つ
まりポートＷ２用書込回路１６０及びポートＲ２用読出
回路１８０では、回路構成素子として上記低速の該アク
セス動作が可能な程度の電流駆動能力を持つよう設計さ
れたトランジスタを用いているので、上記入力あるいは
出力ポート用の各回路では、トランジスタサイズがその
回路性能に適した大きさとなっている。このため高速動
作の要求される回路では、大きな電流駆動能力のトラン
ジスタにより高速アクセス動作に対応することができ、
また高速動作が要求されない回路では、トランジスタが
基板上で占める面積を節減でき、しかもオーバスペック
による無駄な電力消費を回避することができる。またこ
の場合低速ポート側で節減した残りのパワーを高速側ポ
ートの回路にまわすことにより、効果的に高速化を達成
することができる。この結果高速動作を損なうことな
く、マルチポートメモリ１の低消費電力化，小型化を実
現することができる効果がある。

【００２１】また、上記実施例において、ポートＷ２用
書込回路１６０における、書き込みデータ線６２を駆動
する特に消費電力が大きくかつ面積の大きい書き込みド
ライバ１６３の駆動能力を小さくなるよう設計変更する
ことは効果的である。また同様に、読出回路１８０の中
で消費電力の大きい読出センスアンプ１８３に着目し、
ポートＲ１読出回路１８０の読出センスアンプ１８３の
駆動能力を小さくなるよう設計変更することも効果的で
ある。

【００２２】なお、上記実施例では、比較的低速のアク
セス動作が許容される第２ポートに対応する機能回路と
して、ポートＷ２用アドレスデコーダ２０，ポートＲ２
用アドレスデコーダ４０，ポートＷ２書込回路１６０及
びポートＲ２読出回路１８０を挙げ、このうち書込回路
１６０及び読出回路１８０を、その動作速度が上記許容
される比較的低速のアクセス動作に対応したものとなる
よう設計した例を示したが、ポートＷ２，Ｒ２用アドレ
スデコーダ２０，４０をその動作速度がポートＷ１，Ｒ
１用アドレスデコーダ１０，３０に比し低速となるよ
う、つまり上記ポートＷ２，Ｗ４に許容される比較的低
速のアクセス動作に対応したものとなるよう設計しても
よく、この場合、上記デコーダ回路２０，４０における
消費電力及び占有面積の節減により、上記実施例と同様
マルチポートメモリ１の高速動作を損なうことなく、そ
の低消費電力化，小型化を実現できる効果がある。

【００２３】また、上記実施例では、各ポート用の機能
回路を構成するトランジスタサイズを、それぞれのポー
トに要求される動作速度に合わせて最適化する場合につ
いて説明したが、これは各ポート用の機能回路に接続さ
れる配線、例えばアドレスデコーダの出力に連結される
ワード線の抵抗値を最適化するようにしてもよい。

【００２４】すなわち、図１におけるワード線１２，２
２，３２，４２は通常ゲート電極材料，例えば金属に比
べて抵抗値の高いポリシリコンにより形成されているた
め、、信号伝搬遅延を生じやすく、通常、高速化対策と
して、上記ワード線に金属配線によるシャントを施すこ
とがよく知られているが、この場合プロセスの増加にと
もなって基板上でのスペースマージンを余分に確保する
等の必要が生じ、メモリセル面積を増大させてしまうこ
ととなる。

【００２５】従って、例えば高速アクセス動作が要求さ
れる第１の入力，出力ポートＷ１，Ｒ１に対応する、ポ
ートＷ１用ワード線１２とポートＲ１用ワード線３２に
ついては金属配線によるシャントを施す一方で、比較的
低速のアクセス動作が許容される第２の入力，出力ポー
トＷ２，Ｒ２に対応する、ポートＷ２用ワード線２２と
ポートＲ２用ワード線４２については金属配線によるシ
ャントを施さないようにすることにより、上記ワード線
２２，４２について、１つのプロセスに対するスペース
マージンを削減でき、その分メモリセルの面積が節約で
き、メモリセルアレイの低面積化が実行できる。

【００２６】さらに上記実施例では、書き込みポート数
と読み出しポート数は各々２個である場合について説明
したが、書込みポートや読出しポートはいくつであって
もよく、またマルチポートメモリのポートの構成は、上
記実施例のように書込みポートと読出しポートが分離さ
れた構成ものに限らず、書き込みと読み出しの両機能を
有する入出力ポートを複数有する構成でも、この入出力
ポートと、書込みポート及び読出しポートとが混在する
構成でもよい。

【００２７】またさらに上記説明では、特定のポートに
対応する機能回路を、他のポートに対するものに比べて
動作速度が遅い低速動作用の回路構成とし、これにより
低消費電力化，低面積化を図ったものについて示した
が、ここでいう低速動作はあくまで相対的なもので、別
の特定のポートに対応する機能回路をより高速動作可能
に回路設計してもよいことは言うまでもない。また、低
消費電力化，低面積化回路設計ポート，つまりそのアク
セス動作を実現するための機能回路が低消費電力化，低
面積化回路設計されたポートはいくつであってもよく、
要するにマルチポートメモリにおいて、アクセスサイク
ルが異なる２種以上のポートがあり、そのうち少なくと
も１つが低消費電力化，低面積化回路設計ポートであれ
ばよい。

【００２８】またメモリセルは上記実施例で示すような
スタティック型セルでもよいし、ダイナミック型セルで
もよく、またメモリセルアレイは、上記実施例のデータ
線５２，６２，７２，８２とは方式の異なる差動データ
線対を有するものでもよい。またマルチポートメモリ
は、アドレスデコーダとして、行及び列アドレスデコー
ダの両方を有するものでもよく、この場合も上記実施例
と同様、特定のポートに対応する機能回路を、許容され
る範囲で他のポートに対するものに比べて低速用の回路
構成とすることにより、上記実施例と同様の効果が得ら
れる。

【００２９】

【発明の効果】以上のように、この発明によれば、マル
チポートメモリセルの各ポートに対応する機能回路を、
各ポートに対して要求される書込みあるいは読出しサイ
クルに応じた動作速度を持つよう構成したので、高速動
作の要求されない回路では、その構成素子の電流駆動能
力の増大のために素子を大きくしたり、配線の低抵抗化
のために金属配線によるシャントを施したりする必要が
なくなり、その分、消費電力の低減やチップ面積の縮小
を図ることができ、また高速動作の要求される回路で
は、構成素子の電流駆動能力の増大あるいは配線抵抗の
低抵抗化により電力配分を最適化して、高速アクセスに
対応することができる。この結果要求される高速動作
を、無用の電力消費量及びチップサイズの増大を招くこ
となく実現することができる複数のポートを有する半導
体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置として
マルチポートメモリの具体的なブロック構成を示す図で
ある。

【図２】従来のマルチポートメモリの概略構成を示す図
である。

【図３】従来のマルチポートメモリの具体的なブロック
構成を示す図である。

【図４】本発明及び従来のマルチポートメモリに搭載し
たメモリセルの構成を示す図である。

【図５】本発明及び従来のマルチポートメモリに搭載し
た機能回路の内部構成及び構成素子を模式的に示す図で
ある。

【符号の説明】

１ マルチポートメモリ １０，２０ ポートＷ１，Ｗ２用アドレスデコーダ（機
能回路） １１，２１ 第１，第２書込アドレス入力端子 １２，２２ 第１，第２書込ワード線 ３０，４０ ポートＲ１，Ｒ２用アドレスデコーダ（機
能回路） ３１，４１ 第１，第２読出アドレス入力端子 ３２，４２ 第１，第２読出ワード線 ５０ ポートＷ１用書込回路（機能回路） ５１，６１ 第１及び第２データ書込端子 ５２，６２ 第１及び第２書込データ線 ５３ 書込ドライバ ７０ ポートＲ１用読出回路（機能回路） ７１，８１ 第１，第２データ出力端子 ７２，８２ 第１，第２読出データ線 ７３ 読出センスアンプ ９０ メモリセルアレイ １００ メモリセル １６０ ポートＷ２用書込回路（機能回路） １６３ 書込ドライバ １８０ ポートＲ２用読出回路（機能回路） １８３ 読出センスアンプ Ｒ１，Ｒ２ 第１，第２の出力ポート Ｗ１，Ｗ２ 第１，第２の入力ポート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリセルへの書込みを行うための入力
   ポート，メモリセルへからの読出しを行うための出力ポ
   ート，及びメモリセルへの書込み及び読出しが可能な入
   出力ポートのうち所要のポートを複数有する半導体記憶
   装置において、 上記複数のポートの各々に対応して設けられ、該各ポー
   トにおけるアクセス動作を行うための機能回路は、 該各機能回路がそのポートからの書込みあるいは読出し
   サイクルに応じた動作速度を持つよう、該各機能回路を
   構成する回路構成素子あるいは配線を所定の電流駆動能
   力あるいは抵抗値を持つ構造としたものであることを特
   徴とする半導体記憶装置。