JPH05259738A - 発振回路 - Google Patents
発振回路Info
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- JPH05259738A JPH05259738A JP5556792A JP5556792A JPH05259738A JP H05259738 A JPH05259738 A JP H05259738A JP 5556792 A JP5556792 A JP 5556792A JP 5556792 A JP5556792 A JP 5556792A JP H05259738 A JPH05259738 A JP H05259738A
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- Japan
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- circuit
- oscillation
- power supply
- supply voltage
- oscillator
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Abstract
(57)【要約】
【目的】 ＬＳＩ化に好適で、かつ２Ｖ程度以下の低電
源電圧で容易に発振動作が可能な発振回路を提供するこ
と。 【構成】 本発明による発振回路は、パワ−オンクリア
回路１により電源電圧Ｖｃｃの印加タイミングが検出さ
れ、この検出信号により低電圧発振可能なＣＲ発振回路
２が起動される。次いで昇圧回路３が駆動され、昇圧回
路３により昇圧された電圧が水晶発振回路５の電源電圧
として供給され、水晶発振回路５が起動される。発振開
始後、水晶発振回路５の出力信号によりパワオンクリア
回路（ＰＯＣ回路）１はセット状態にされ（ＣＲ発振イ
ネ−ブル信号ＡＣＰ＝”０”を出力）、ＣＲ発振発振回
路の発振動作を停止させると共に、水晶発振回路５に電
源電圧Ｖｃｃを供給する。
源電圧で容易に発振動作が可能な発振回路を提供するこ
と。 【構成】 本発明による発振回路は、パワ−オンクリア
回路１により電源電圧Ｖｃｃの印加タイミングが検出さ
れ、この検出信号により低電圧発振可能なＣＲ発振回路
２が起動される。次いで昇圧回路３が駆動され、昇圧回
路３により昇圧された電圧が水晶発振回路５の電源電圧
として供給され、水晶発振回路５が起動される。発振開
始後、水晶発振回路５の出力信号によりパワオンクリア
回路（ＰＯＣ回路）１はセット状態にされ（ＣＲ発振イ
ネ−ブル信号ＡＣＰ＝”０”を出力）、ＣＲ発振発振回
路の発振動作を停止させると共に、水晶発振回路５に電
源電圧Ｖｃｃを供給する。
Description
【０００１】
【産業上の利用分野】本発明は、固有振動子を使用した
発振回路に係り、特にマイクロプロセッサ等の半導体集
積回路装置に組込可能で、かつ電源電圧を低電圧化する
のに好適な発振回路に関する。
発振回路に係り、特にマイクロプロセッサ等の半導体集
積回路装置に組込可能で、かつ電源電圧を低電圧化する
のに好適な発振回路に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳ ＩＣやＬＳＩを使用し
た水晶発振回路は腕時計用ＩＣやマイクロプロセッサ等
に盛んに使用されている。最近では、小型化、電池長寿
命化のニ−ズにともない、電池本数を減らし、２Ｖ以下
の低電源電圧域で動作することが要求されている。
た水晶発振回路は腕時計用ＩＣやマイクロプロセッサ等
に盛んに使用されている。最近では、小型化、電池長寿
命化のニ−ズにともない、電池本数を減らし、２Ｖ以下
の低電源電圧域で動作することが要求されている。
【０００３】従来の水晶振動子やセラミックフィルタを
使用したＣＭＯＳ発振回路を図２及び図３に示す。図２
にはインバ−タを使用した発振回路が示されている。同
図において、発振回路は、インバ−タ１０、１１、１
２、帰還抵抗Ｒ３、位相特性を補償するための抵抗Ｒ
ｄ、水晶振動子６、発振安定化及び発振周波数調整のた
めの容量Ｃ４，Ｃ５から構成されている。
使用したＣＭＯＳ発振回路を図２及び図３に示す。図２
にはインバ−タを使用した発振回路が示されている。同
図において、発振回路は、インバ−タ１０、１１、１
２、帰還抵抗Ｒ３、位相特性を補償するための抵抗Ｒ
ｄ、水晶振動子６、発振安定化及び発振周波数調整のた
めの容量Ｃ４，Ｃ５から構成されている。
【０００４】この種の発振回路の発振開始電圧Ｖstart
（以後Ｖstartと略する）は一般に、文献（電子通信学
会誌、'78/10、Vol.Ｊ61-Ｃ、No.10、pp636-643)に記載
されているように、発振器のインバ−タを構成するＭＯ
Ｓトランジスタのチャンネル比Ｗ／Ｌ（Ｗはチャンネル
比、Ｌはチャンネル長である。）、ＭＯＳトランジスタ
の閾値電圧、外部温度、水晶振動子のＣＩ値（クリスタ
ルインピーダンス値）によって影響される。
（以後Ｖstartと略する）は一般に、文献（電子通信学
会誌、'78/10、Vol.Ｊ61-Ｃ、No.10、pp636-643)に記載
されているように、発振器のインバ−タを構成するＭＯ
Ｓトランジスタのチャンネル比Ｗ／Ｌ（Ｗはチャンネル
比、Ｌはチャンネル長である。）、ＭＯＳトランジスタ
の閾値電圧、外部温度、水晶振動子のＣＩ値（クリスタ
ルインピーダンス値）によって影響される。
【０００５】一般に発振回路の発振開始電圧Ｖstart
は、Ｌｏｇ（Ｗ／Ｌ）に反比例するが、Ｗ／Ｌを１０倍
に増加させても０．３Ｖ程度しか低下しない。また、Ｗ
／Ｌを大きくすることは消費電流が増加し、問題とな
る。
は、Ｌｏｇ（Ｗ／Ｌ）に反比例するが、Ｗ／Ｌを１０倍
に増加させても０．３Ｖ程度しか低下しない。また、Ｗ
／Ｌを大きくすることは消費電流が増加し、問題とな
る。
【０００６】ＭＯＳトランジスタの閾値電圧Ｖｔｈを下
げることも発振開始電圧Ｖstartを低下させる一方法で
あるが、やはり消費電流を増加させるという欠点を有し
ている。水晶発振子のＣＩ値は製造条件で決まる指数で
あり、制御が困難である。その製造条件も外部温度、Ｍ
ＯＳトランジスタの閾値電圧Ｖｔｈ，ＭＯＳトランジス
タのチャンネル比Ｗ／Ｌ全てのパラメ−タに対して最悪
となった場合、２Ｖ以下のＶstartを可能にするのは困
難である。
げることも発振開始電圧Ｖstartを低下させる一方法で
あるが、やはり消費電流を増加させるという欠点を有し
ている。水晶発振子のＣＩ値は製造条件で決まる指数で
あり、制御が困難である。その製造条件も外部温度、Ｍ
ＯＳトランジスタの閾値電圧Ｖｔｈ，ＭＯＳトランジス
タのチャンネル比Ｗ／Ｌ全てのパラメ−タに対して最悪
となった場合、２Ｖ以下のＶstartを可能にするのは困
難である。
【０００７】図３に他の従来例である発振停止機能を備
えた発振回路の構成を示す。なお、図２と同一の要素に
は同一の符号を付して示す。この発振回路が図２の発振
回路と構成上、異なるのは２インバータ１０の代わりに
２入力ＮＡＮＤゲ−ト１３を設けた点であり、他の構成
は全く同様である。同図において、２入力ＮＡＮＤゲ−
ト１３の入力信号であるストップモ−ド信号（負論理）
ＳＴＰＮが論理”０”になると２ＮＡＮＤ１３の出力は
論理”１”に固定されるので、発振回路の発振動作は停
止する。
えた発振回路の構成を示す。なお、図２と同一の要素に
は同一の符号を付して示す。この発振回路が図２の発振
回路と構成上、異なるのは２インバータ１０の代わりに
２入力ＮＡＮＤゲ−ト１３を設けた点であり、他の構成
は全く同様である。同図において、２入力ＮＡＮＤゲ−
ト１３の入力信号であるストップモ−ド信号（負論理）
ＳＴＰＮが論理”０”になると２ＮＡＮＤ１３の出力は
論理”１”に固定されるので、発振回路の発振動作は停
止する。
【０００８】尚、ストップモ−ド信号ＳＴＰＮがＳＴＰ
Ｎ＝論理”１”の場合には２ＮＡＮＤゲート１３はイン
バ−タとして動作する。
Ｎ＝論理”１”の場合には２ＮＡＮＤゲート１３はイン
バ−タとして動作する。
【０００９】図４、図５はそれぞれ、電源電圧Ｖｃｃと
発振開始時間Ｔｒｃとの関係を示すＴｒｃ−Ｖｃｃ特
性、電源電圧Ｖｃｃと発振開始電圧Ｖstartとの関係を
示すＶstart−Ｖｃｃ特性を示している。発振開始時間
Ｔｒｃ、発振開始電圧Ｖstartとも電源電圧ＶｃｃがＶ
ｃｃ＝２Ｖ以下で急激に増大し、従来方式では電源電圧
ＶｃｃがＶｃｃ＝２Ｖ以下の仕様を満足させるのは困難
であることが判る。これは電源電圧Ｖｃｃを低下させる
と、インバ−タ（または２ＮＡＮＤゲート）のゲイン、
ＭＯＳトランジスタの相互コンダクタンスｇｍが低下
し、水晶振動子の共振条件（ル−プゲインが１以上、位
相シフトが０度）を満足しなくなるためである
発振開始時間Ｔｒｃとの関係を示すＴｒｃ−Ｖｃｃ特
性、電源電圧Ｖｃｃと発振開始電圧Ｖstartとの関係を
示すＶstart−Ｖｃｃ特性を示している。発振開始時間
Ｔｒｃ、発振開始電圧Ｖstartとも電源電圧ＶｃｃがＶ
ｃｃ＝２Ｖ以下で急激に増大し、従来方式では電源電圧
ＶｃｃがＶｃｃ＝２Ｖ以下の仕様を満足させるのは困難
であることが判る。これは電源電圧Ｖｃｃを低下させる
と、インバ−タ（または２ＮＡＮＤゲート）のゲイン、
ＭＯＳトランジスタの相互コンダクタンスｇｍが低下
し、水晶振動子の共振条件（ル−プゲインが１以上、位
相シフトが０度）を満足しなくなるためである
【００１０】。
【発明が解決しようとする課題】上述した従来の発振回
路では既述したように、低電源電圧化に対応するために
は、ＭＯＳトランジスタのチャンネル比Ｗ／Ｌを大きく
するか、ＭＯＳトランジスタの閾値電圧Ｖｔｈを低下さ
せる必要が有るが、このようにすると発振回路の回路規
模が著しく大きくなり、また消費電流が増大するという
問題があった。
路では既述したように、低電源電圧化に対応するために
は、ＭＯＳトランジスタのチャンネル比Ｗ／Ｌを大きく
するか、ＭＯＳトランジスタの閾値電圧Ｖｔｈを低下さ
せる必要が有るが、このようにすると発振回路の回路規
模が著しく大きくなり、また消費電流が増大するという
問題があった。
【００１１】本発明はこのうような事情に鑑みてなされ
たものであり、ＬＳＩ化するに好適で、かつ低電源電圧
で動作が可能な発振回路を提供することを目的とする。
たものであり、ＬＳＩ化するに好適で、かつ低電源電圧
で動作が可能な発振回路を提供することを目的とする。
【００１２】具体的には１．５Ｖ乃至２Ｖ程度の低い電
源電圧でも数十ｍｓ程度の発振開始時間で発振動作が可
能な発振回路を提供することにある。
源電圧でも数十ｍｓ程度の発振開始時間で発振動作が可
能な発振回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の発振回路は、固
有振動子を含んで構成される発振回路において、電源電
圧を昇圧する電源電圧昇圧手段と、電源投入後、電源電
圧昇圧手段により昇圧電圧を前記発振回路に電源電圧と
して印加する電源電圧印加手段と、一定時間経過後、前
記発振回路に供給する電源電圧を前電圧昇圧手段より供
給される電源電圧より低い通常の電源電圧レベルに切り
替える制御手段とを有することを特徴とする。
有振動子を含んで構成される発振回路において、電源電
圧を昇圧する電源電圧昇圧手段と、電源投入後、電源電
圧昇圧手段により昇圧電圧を前記発振回路に電源電圧と
して印加する電源電圧印加手段と、一定時間経過後、前
記発振回路に供給する電源電圧を前電圧昇圧手段より供
給される電源電圧より低い通常の電源電圧レベルに切り
替える制御手段とを有することを特徴とする。
【００１４】本発明の発振回路は、前記電源電圧昇圧手
段は、電源が投入されるタイミングを検出するタイミン
グ検出手段と、該タイミング検出手段により検出される
タイミング信号により起動されるＣＲ発振回路と、該Ｃ
Ｒ発振回路の発振出力を昇圧する昇圧回路とを有するこ
とを特徴とする。
段は、電源が投入されるタイミングを検出するタイミン
グ検出手段と、該タイミング検出手段により検出される
タイミング信号により起動されるＣＲ発振回路と、該Ｃ
Ｒ発振回路の発振出力を昇圧する昇圧回路とを有するこ
とを特徴とする。
【００１５】本発明の発振回路は、前記タイミング検出
手段は、ワンショットマルチバイブレータを含んで構成
されることを特徴とする。
手段は、ワンショットマルチバイブレータを含んで構成
されることを特徴とする。
【００１６】本発明の発振回路は、前記電源電圧印加手
段は、電源電圧昇圧手段より前記発振回路に供給される
昇圧電圧を一定電圧に調整するレギュレータを有するこ
とを特徴とする。
段は、電源電圧昇圧手段より前記発振回路に供給される
昇圧電圧を一定電圧に調整するレギュレータを有するこ
とを特徴とする。
【００１７】本発明の発振回路は、前記制御手段は、前
記発振回路から出力されるパルス信号を取り込み、該パ
ルス信号の計数結果に基づいて電源投入後、一定時間経
過時点で前記電源電圧昇圧手段より前記発振回路に供給
される電源電圧を該電源電圧より低い通常の電源電圧に
切り替えるための制御信号を出力するカウンタを有する
ことを特徴とする。
記発振回路から出力されるパルス信号を取り込み、該パ
ルス信号の計数結果に基づいて電源投入後、一定時間経
過時点で前記電源電圧昇圧手段より前記発振回路に供給
される電源電圧を該電源電圧より低い通常の電源電圧に
切り替えるための制御信号を出力するカウンタを有する
ことを特徴とする。
【００１８】本発明の発振回路は、前記制御手段は前記
発振回路の出力信号を分周する分周回路を有することを
特徴とする。
発振回路の出力信号を分周する分周回路を有することを
特徴とする。
【００１９】本発明の発振回路は、固有振動子を含んで
構成される発振回路において、電源電圧投入後、前記発
振回路の発振部を起動するためのパルス信号を一時的に
該発振部に入力するためのパルス信号発生手段を有する
ことを特徴とする。
構成される発振回路において、電源電圧投入後、前記発
振回路の発振部を起動するためのパルス信号を一時的に
該発振部に入力するためのパルス信号発生手段を有する
ことを特徴とする。
【００２０】本発明の発振回路は、前記発振回路は、増
幅要素としてインバータを含み、該インバータは、ＮＡ
ＮＤゲートで構成され、その一方の入力端と出力端とは
発振回路のフィードバックループを形成し、前記ＮＡＮ
Ｄゲートの他の入力端には前記発振回路の発振動作を停
止させるための制御信号が入力されることを特徴とす
る。
幅要素としてインバータを含み、該インバータは、ＮＡ
ＮＤゲートで構成され、その一方の入力端と出力端とは
発振回路のフィードバックループを形成し、前記ＮＡＮ
Ｄゲートの他の入力端には前記発振回路の発振動作を停
止させるための制御信号が入力されることを特徴とす
る。
【００２１】本発明の発振回路は、前記パルス信号発生
手段は、電源が投入された状態を検出するワンショトマ
ルチバイブレータと、発振動作を停止させるための制御
信号と前記ワンショトマルチバイブレータの出力信号と
の論理和をとるＮＯＲゲートとを有し、該ＮＯＲゲート
の出力信号は前記ＮＡＮＤゲートの前記制御信号が入力
される入力端に入力されることを特徴とする。
手段は、電源が投入された状態を検出するワンショトマ
ルチバイブレータと、発振動作を停止させるための制御
信号と前記ワンショトマルチバイブレータの出力信号と
の論理和をとるＮＯＲゲートとを有し、該ＮＯＲゲート
の出力信号は前記ＮＡＮＤゲートの前記制御信号が入力
される入力端に入力されることを特徴とする。
【００２２】本発明の集積回路装置は、上述した本発明
のいずれかの発振回路が実装されることを特徴とする。
のいずれかの発振回路が実装されることを特徴とする。
【００２３】
【作用】上記構成の発振回路においては、電源投入後、
電源電圧昇圧手段により昇圧された電源電圧が電源電圧
印加手段により発振回路に印加され、一定時間経過後、
前記発振回路に供給する電源電圧が前電圧昇圧手段より
供給される電源電圧より低い通常の電源電圧レベルに制
御手段により切り替えられる。
電源電圧昇圧手段により昇圧された電源電圧が電源電圧
印加手段により発振回路に印加され、一定時間経過後、
前記発振回路に供給する電源電圧が前電圧昇圧手段より
供給される電源電圧より低い通常の電源電圧レベルに制
御手段により切り替えられる。
【００２４】また上記構成の発振回路においては、前記
電源電圧昇圧手段では、タイミング検出手段により電源
が投入されるタイミングが検出され、該タイミング検出
手段により検出されるタイミング信号によりＣＲ発振回
路が起動され、該ＣＲ発振回路の発振出力が昇圧回路に
より昇圧される。
電源電圧昇圧手段では、タイミング検出手段により電源
が投入されるタイミングが検出され、該タイミング検出
手段により検出されるタイミング信号によりＣＲ発振回
路が起動され、該ＣＲ発振回路の発振出力が昇圧回路に
より昇圧される。
【００２５】更に上記構成の発振回路においては、前記
電源電圧印加手段では、電源電圧昇圧手段より前記発振
回路に供給される昇圧電圧がレギュレータにより一定電
圧に調整される。
電源電圧印加手段では、電源電圧昇圧手段より前記発振
回路に供給される昇圧電圧がレギュレータにより一定電
圧に調整される。
【００２６】また上記構成の発振回路においては、前記
制御手段では、カウンタにより前記発振回路から出力さ
れるパルス信号を取り込み、該パルス信号の計数結果に
基づいて電源投入後、一定時間経過時点で前記電源電圧
昇圧手段より前記発振回路に供給される電源電圧を該電
源電圧より低い通常の電源電圧に切り替えるための制御
信号が出力される。
制御手段では、カウンタにより前記発振回路から出力さ
れるパルス信号を取り込み、該パルス信号の計数結果に
基づいて電源投入後、一定時間経過時点で前記電源電圧
昇圧手段より前記発振回路に供給される電源電圧を該電
源電圧より低い通常の電源電圧に切り替えるための制御
信号が出力される。
【００２７】更に上記構成の発振回路においては、前記
制御手段では、分周回路により前記発振回路の出力信号
が分周される。
制御手段では、分周回路により前記発振回路の出力信号
が分周される。
【００２８】また上記構成の発振回路においては、パル
ス信号発生手段により電源電圧投入後、前記発振回路の
発振部を起動するためのパルス信号が一時的に該発振部
に入力される。
ス信号発生手段により電源電圧投入後、前記発振回路の
発振部を起動するためのパルス信号が一時的に該発振部
に入力される。
【００２９】更に上記構成の発振回路においては、増幅
要素としてインバータを含み、該インバータは、ＮＡＮ
Ｄゲートで構成され、その一方の入力端と出力端とは発
振回路のフィードバックループを形成し、前記ＮＡＮＤ
ゲートの他の入力端には前記発振回路の発振動作を停止
させるための制御信号が入力される。
要素としてインバータを含み、該インバータは、ＮＡＮ
Ｄゲートで構成され、その一方の入力端と出力端とは発
振回路のフィードバックループを形成し、前記ＮＡＮＤ
ゲートの他の入力端には前記発振回路の発振動作を停止
させるための制御信号が入力される。
【００３０】また上記構成の発振回路においては、前記
パルス信号発生手段では、ワンショトマルチバイブレー
タにより電源が投入された状態が検出され、ＮＯＲゲー
トにより発振動作を停止させるための制御信号と前記ワ
ンショトマルチバイブレータの出力信号との論理和がと
られ、該ＮＯＲゲートの出力信号は前記ＮＡＮＤゲート
の前記制御信号が入力される入力端に入力される。
パルス信号発生手段では、ワンショトマルチバイブレー
タにより電源が投入された状態が検出され、ＮＯＲゲー
トにより発振動作を停止させるための制御信号と前記ワ
ンショトマルチバイブレータの出力信号との論理和がと
られ、該ＮＯＲゲートの出力信号は前記ＮＡＮＤゲート
の前記制御信号が入力される入力端に入力される。
【００３１】したがって、２Ｖ以下の低電源電圧レベル
で起動できる発振回路を実現できる。またＬＳＩ化に適
した発振回路を実現できる。
で起動できる発振回路を実現できる。またＬＳＩ化に適
した発振回路を実現できる。
【００３２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１には本発明に係る発振回路の一実施例の構成
が示されており、同図において破線で囲まれた部分はＬ
ＳＩに適用した例を示している。本発明による発振回路
は、水晶発振回路５、帰還抵抗Ｒ３，水晶振動し６、容
量Ｃ４，Ｃ５，から成る基本発振回路部の他に、パワ−
オンクリア回路（ＰＯＣ回路）１、ＣＲ発振回路２、昇
圧回路３、レギュレ−タ４、それにパワ−オン回路を構
成する、抵抗Ｒ１，Ｒ２，スイッチＳＷ１，ＳＷ２，容
量Ｃ１から構成されている。
する。図１には本発明に係る発振回路の一実施例の構成
が示されており、同図において破線で囲まれた部分はＬ
ＳＩに適用した例を示している。本発明による発振回路
は、水晶発振回路５、帰還抵抗Ｒ３，水晶振動し６、容
量Ｃ４，Ｃ５，から成る基本発振回路部の他に、パワ−
オンクリア回路（ＰＯＣ回路）１、ＣＲ発振回路２、昇
圧回路３、レギュレ−タ４、それにパワ−オン回路を構
成する、抵抗Ｒ１，Ｒ２，スイッチＳＷ１，ＳＷ２，容
量Ｃ１から構成されている。
【００３３】またＡＣは電源Ｖｃｃ端子、ＲＯはレギュ
レ−タ出力端子、ＨＶは昇圧回路出力端子、ＯＳＣ１，
ＯＳＣ２は発振回路入出力端子である。なお、Ｃ３は昇
圧回路出力平滑化用外付け容量、Ｃ２はレギュレ−タ出
力平滑化用外付け容量である。本発明は、以下の説明か
らもわかるように、何もＬＳＩに適用を限定されること
はなく、広く一般装置に適用できることは明らかであ
る。
レ−タ出力端子、ＨＶは昇圧回路出力端子、ＯＳＣ１，
ＯＳＣ２は発振回路入出力端子である。なお、Ｃ３は昇
圧回路出力平滑化用外付け容量、Ｃ２はレギュレ−タ出
力平滑化用外付け容量である。本発明は、以下の説明か
らもわかるように、何もＬＳＩに適用を限定されること
はなく、広く一般装置に適用できることは明らかであ
る。
【００３４】上記構成において、パワ−オンクリア回路
１により電源電圧Ｖｃｃの印加タイミングが検出され、
該タイミングでＣＲ発振回路２が起動される。
１により電源電圧Ｖｃｃの印加タイミングが検出され、
該タイミングでＣＲ発振回路２が起動される。
【００３５】次いで、昇圧回路３が駆動され、電源電圧
Ｖｃｃを昇圧した電圧がレギュレータ４を介して水晶発
振回路５の電源電圧として供給され、水晶発振回路５が
起動される。
Ｖｃｃを昇圧した電圧がレギュレータ４を介して水晶発
振回路５の電源電圧として供給され、水晶発振回路５が
起動される。
【００３６】ＣＲ発振回路は一般に発振周波数変動は比
較的大きいが、１Ｖ程度の低い電圧で発振する。一定昇
圧レベルを一定時間、水晶発振回路が発振を開始するま
で印加しておき、発振開始後ＰＯＣ回路１をセットして
（ＣＲ発振イネ−ブル信号ＡＣＰ＝論理”０”）ＣＲ発
振回路２の発振動作を停止するとともに、水晶発振回路
５にＶｃｃ（電池電圧）を供給するようにする。なお、
上記ＣＲ発振時間、昇圧作動時間は最初から決められた
一定時間であっても良い。
較的大きいが、１Ｖ程度の低い電圧で発振する。一定昇
圧レベルを一定時間、水晶発振回路が発振を開始するま
で印加しておき、発振開始後ＰＯＣ回路１をセットして
（ＣＲ発振イネ−ブル信号ＡＣＰ＝論理”０”）ＣＲ発
振回路２の発振動作を停止するとともに、水晶発振回路
５にＶｃｃ（電池電圧）を供給するようにする。なお、
上記ＣＲ発振時間、昇圧作動時間は最初から決められた
一定時間であっても良い。
【００３７】次に図１に示した発振回路のより具体的な
実施例の構成を図６に示す。本実施例に係る発振回路
は、パワーオンクリア（ＰＯＣ）回路１と、ＣＲ発振回
路２と、昇圧回路３と、レギュレ−タ４と、水晶発振回
路５と、ネガテイブエッジのトリガフリップフロッップ
（以後ＴＦＦと略する）２７〜２９から主として構成さ
れている。
実施例の構成を図６に示す。本実施例に係る発振回路
は、パワーオンクリア（ＰＯＣ）回路１と、ＣＲ発振回
路２と、昇圧回路３と、レギュレ−タ４と、水晶発振回
路５と、ネガテイブエッジのトリガフリップフロッップ
（以後ＴＦＦと略する）２７〜２９から主として構成さ
れている。
【００３８】パワーオンクリア（ＰＯＣ）回路１は、シ
ュミット入力バッファ３８と、ワンショットマルチ（エ
ッジ検出）２０と、ＴＦＦ２１〜２６と，インバ−タ３
９とから構成されている。
ュミット入力バッファ３８と、ワンショットマルチ（エ
ッジ検出）２０と、ＴＦＦ２１〜２６と，インバ−タ３
９とから構成されている。
【００３９】ＴＦＦ２１〜２６は６ビットカウンタ７を
構成している。
構成している。
【００４０】ＣＲ発振回路２は発振器部を構成する２入
力ＮＡＮＤゲート３０と，インバ−タ３１、３２と、容
量Ｃ６と，昇圧用２相クロック信号Ｐ１，Ｐ２のクロッ
ク信号発生部を構成する抵抗Ｒ４，容量Ｃ７，インバ−
タ３３、３４、３７、２入力ＮＯＲゲ−ト３５、２入力
ＮＡＮＤゲ−ト３６とから構成されている。
力ＮＡＮＤゲート３０と，インバ−タ３１、３２と、容
量Ｃ６と，昇圧用２相クロック信号Ｐ１，Ｐ２のクロッ
ク信号発生部を構成する抵抗Ｒ４，容量Ｃ７，インバ−
タ３３、３４、３７、２入力ＮＯＲゲ−ト３５、２入力
ＮＡＮＤゲ−ト３６とから構成されている。
【００４１】昇圧回路３は、ＰＭＯＳトランジスタＭＰ
１〜ＭＰ４，ＮＭＯＳトランジスタＭＮ１，容量Ｃ８と
から構成されている。
１〜ＭＰ４，ＮＭＯＳトランジスタＭＮ１，容量Ｃ８と
から構成されている。
【００４２】レギュレ−タ４はたとえば、図６に示すよ
うにＮＭＯＳトランジスタＭＮ２〜ＭＮ５から構成され
ている。
うにＮＭＯＳトランジスタＭＮ２〜ＭＮ５から構成され
ている。
【００４３】水晶発振回路５は図２に示す水晶発振回路
と同一構成である。なお、ＡＣ端子の外付け回路の構成
は図１と同一であるので、省略する。
と同一構成である。なお、ＡＣ端子の外付け回路の構成
は図１と同一であるので、省略する。
【００４４】次に図６に示す発振回路の動作について図
８及び図９を参照して説明する。同図において、ＡＣ端
子において電源電圧の立ち上がりが時刻ｔ1で検知され
ると（図８（ａ））、ワンショットマルチバイブレータ
（エッジ検出）２０はリセット信号ＲＥＳを発生し、こ
のリセット信号ＲＥＳにより６ビットカウンタ７がリセ
ットされる（図８（ｂ））。
８及び図９を参照して説明する。同図において、ＡＣ端
子において電源電圧の立ち上がりが時刻ｔ1で検知され
ると（図８（ａ））、ワンショットマルチバイブレータ
（エッジ検出）２０はリセット信号ＲＥＳを発生し、こ
のリセット信号ＲＥＳにより６ビットカウンタ７がリセ
ットされる（図８（ｂ））。
【００４５】これと同時にＣＲ発振イネ−ブル信号ＡＣ
Ｐがセット（ＡＣＰ＝論理”１”）され、２入力ＮＡＮ
Ｄゲ−ト３０をイネ−ブル状態にし、ＣＲ発振回路２で
は発振開始時間経過後の時刻ｔ2で出力信号ＣＲＯを出
力し始める。また、ＰＭＯＳトランジスタＭＰ４をオフ
にし、昇圧回路３をイネ−ブル状態にする（図８（ｃ）
〜（ｆ））。
Ｐがセット（ＡＣＰ＝論理”１”）され、２入力ＮＡＮ
Ｄゲ−ト３０をイネ−ブル状態にし、ＣＲ発振回路２で
は発振開始時間経過後の時刻ｔ2で出力信号ＣＲＯを出
力し始める。また、ＰＭＯＳトランジスタＭＰ４をオフ
にし、昇圧回路３をイネ−ブル状態にする（図８（ｃ）
〜（ｆ））。
【００４６】また図９は昇圧タイムチャ−トを示してい
る。ＣＲ発振回路２の出力信号ＣＲＯから遅延素子Ｒ
４，Ｃ７，３３，３４により重なりのない２相クロック
Ｐ１Ｐ１Ｎ，Ｐ２Ｎ（Ｐ１Ｎ，Ｐ２ＮはそれぞれＰ１，
Ｐ２の反転信号を表す）が生成され、昇圧回路３に供給
される。Ｐ１＝”１”（Ｐ２＝”０”）の時、ＰＭＯＳ
トランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１とが
オン状態となり容量Ｃ８は電源電圧Ｖｃｃレベルにプリ
チャ−ジされる。
る。ＣＲ発振回路２の出力信号ＣＲＯから遅延素子Ｒ
４，Ｃ７，３３，３４により重なりのない２相クロック
Ｐ１Ｐ１Ｎ，Ｐ２Ｎ（Ｐ１Ｎ，Ｐ２ＮはそれぞれＰ１，
Ｐ２の反転信号を表す）が生成され、昇圧回路３に供給
される。Ｐ１＝”１”（Ｐ２＝”０”）の時、ＰＭＯＳ
トランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１とが
オン状態となり容量Ｃ８は電源電圧Ｖｃｃレベルにプリ
チャ−ジされる。
【００４７】次に、Ｐ２＝論理”１”（Ｐ１＝論理”
０”）になるとＰＭＯＳトランジスタＭＰ２，ＮＭＯＳ
トランジスタＭＮ１はともにオフ状態、ＰＭＯＳトラン
ジスタＭＰ１，ＭＰ３がオン状態となり、ＮＭＯＳトラ
ンジスタＭＮ１のドレイン側電位がグランドレベルから
電源電圧Ｖｃｃに変化するため、容量Ｃ８の反対側電極
における電位はＶｃｃ＋Ｃ８・Ｖｃｃ／（Ｃ３＋Ｃ８）
なる電圧ＨＶまで昇圧される。この動作は繰り返され、
電荷がレギュレ−タ４に転送される。
０”）になるとＰＭＯＳトランジスタＭＰ２，ＮＭＯＳ
トランジスタＭＮ１はともにオフ状態、ＰＭＯＳトラン
ジスタＭＰ１，ＭＰ３がオン状態となり、ＮＭＯＳトラ
ンジスタＭＮ１のドレイン側電位がグランドレベルから
電源電圧Ｖｃｃに変化するため、容量Ｃ８の反対側電極
における電位はＶｃｃ＋Ｃ８・Ｖｃｃ／（Ｃ３＋Ｃ８）
なる電圧ＨＶまで昇圧される。この動作は繰り返され、
電荷がレギュレ−タ４に転送される。
【００４８】レギュレ−タ４は図７に示すように構成さ
れている。同図において昇圧回路３からレギュレータ４
に転送された電荷はダイオ−ドとして機能するＮＭＯＳ
トランジスタＭＮ５を介して容量Ｃ２に蓄積される。レ
ギュレ−タ４の出力端子ＲＯにおける電位はダイオ−ド
接続されたＮＭＯＳトランジスタＭＮ２〜ＭＮ４により
一定電圧レベル（Ｖｃｃ＋３Ｖｔｈｎ）に制限されて水
晶発振回路５に供給される。しかる後に水晶発振回路５
は発振動作を開始し、インバ−タ１２の出力端からは発
振信号であるクロック信号が出力される。
れている。同図において昇圧回路３からレギュレータ４
に転送された電荷はダイオ−ドとして機能するＮＭＯＳ
トランジスタＭＮ５を介して容量Ｃ２に蓄積される。レ
ギュレ−タ４の出力端子ＲＯにおける電位はダイオ−ド
接続されたＮＭＯＳトランジスタＭＮ２〜ＭＮ４により
一定電圧レベル（Ｖｃｃ＋３Ｖｔｈｎ）に制限されて水
晶発振回路５に供給される。しかる後に水晶発振回路５
は発振動作を開始し、インバ−タ１２の出力端からは発
振信号であるクロック信号が出力される。
【００４９】このクロック信号はＴＦＦ２７〜２９から
なる分周回路３９を介して６ビットカウンタ７に入力さ
れ、一定時間後、該カウンタ７キャリ−出力により信号
ＡＣＰが論理”０”となり、ＣＲ発振回路２の発振動作
が停止状態となり、ＰＭＯＳトランジスタＭＰ４がオン
状態となって電源電圧Ｖｃｃが水晶発振回路５に供給さ
れる（尚、この６ビットカウンタ７は一度、全桁がオ−
ル”１”になれば、キャリ−信号として論理”１”信号
が出力され続けるような論理とする）。
なる分周回路３９を介して６ビットカウンタ７に入力さ
れ、一定時間後、該カウンタ７キャリ−出力により信号
ＡＣＰが論理”０”となり、ＣＲ発振回路２の発振動作
が停止状態となり、ＰＭＯＳトランジスタＭＰ４がオン
状態となって電源電圧Ｖｃｃが水晶発振回路５に供給さ
れる（尚、この６ビットカウンタ７は一度、全桁がオ−
ル”１”になれば、キャリ−信号として論理”１”信号
が出力され続けるような論理とする）。
【００５０】ここで水晶発振回路５では１度、発振動作
が開始されれば、水晶発振回路５の電源電圧がＶｃｃま
で低下しても発振状態は持続される。
が開始されれば、水晶発振回路５の電源電圧がＶｃｃま
で低下しても発振状態は持続される。
【００５１】本実施例では、水晶発振回路が始動してか
らＣＲ発振回路の発振動作を停止するように構成した
が、パワ−オン後一定時間幅だけＣＲ発振イネ−ブル信
号ＡＣＰを発生させるように構成しても良い。
らＣＲ発振回路の発振動作を停止するように構成した
が、パワ−オン後一定時間幅だけＣＲ発振イネ−ブル信
号ＡＣＰを発生させるように構成しても良い。
【００５２】本発明に係る発振回路の他の実施例を図１
０に示す。本実施例による発振回路は、図３に示した発
振停止機能を備えた発振回路に２入力ＮＯＲゲ−ト４０
と、ワンショットマルチバイブレータ２０と、シュミッ
ト入力バッファ３８とを追加した構成となっている。同
図において、ＡＣ端子に入力されるパワ−オン信号はワ
ンショットマルチバイブレータ２０によって検知され、
ワンショットマルチバイブレータ２０より発振起動パル
ス信号ＰＬＳが出力される。
０に示す。本実施例による発振回路は、図３に示した発
振停止機能を備えた発振回路に２入力ＮＯＲゲ−ト４０
と、ワンショットマルチバイブレータ２０と、シュミッ
ト入力バッファ３８とを追加した構成となっている。同
図において、ＡＣ端子に入力されるパワ−オン信号はワ
ンショットマルチバイブレータ２０によって検知され、
ワンショットマルチバイブレータ２０より発振起動パル
ス信号ＰＬＳが出力される。
【００５３】ＰＬＳ信号は２入力ＮＯＲゲ−ト４０の一
方の入力端子に入力され、２入力ＮＯＲゲート４０出力
信号ＳＴＰＮは交流的に変化し、水晶発振回路１００の
発振起動がかけられる。
方の入力端子に入力され、２入力ＮＯＲゲート４０出力
信号ＳＴＰＮは交流的に変化し、水晶発振回路１００の
発振起動がかけられる。
【００５４】水晶発振回路１００の２入力ＮＡＮＤゲ−
ト１３の回路構成を図１１に示す。たとえば、信号ＳＴ
ＰＮ＝論理”０”になると端子ＯＳＣ２における電位は
電源電圧Ｖｃｃに近いレベルに、発振停止信号ＳＴＰＮ
がＳＴＰＮ＝論理”１”になると端子ＯＳＣ２における
電位はグランドレベルに振られ、発振動作がしやすい状
態となる。
ト１３の回路構成を図１１に示す。たとえば、信号ＳＴ
ＰＮ＝論理”０”になると端子ＯＳＣ２における電位は
電源電圧Ｖｃｃに近いレベルに、発振停止信号ＳＴＰＮ
がＳＴＰＮ＝論理”１”になると端子ＯＳＣ２における
電位はグランドレベルに振られ、発振動作がしやすい状
態となる。
【００５５】尚、発振回路１００を起動する発振起動信
号は上述したワンショットマルチバイブレータのパルス
出力によることはなく、たとえばパワ−オン時における
立上り電圧の容量カップリング信号でも良い。この場合
の実施例も図１１に示されている。
号は上述したワンショットマルチバイブレータのパルス
出力によることはなく、たとえばパワ−オン時における
立上り電圧の容量カップリング信号でも良い。この場合
の実施例も図１１に示されている。
【００５６】従来方式の発振回路ではパワ−オン直後、
発振停止信号ＳＴＰＮがＳＴＰＮ＝論理”１”に固定さ
れるために、ＯＳＣ２端子、ＯＳＣ１端子信号レベルは
長い期間、不確定となり、整定が遅れて発振起動を困難
にしていた。
発振停止信号ＳＴＰＮがＳＴＰＮ＝論理”１”に固定さ
れるために、ＯＳＣ２端子、ＯＳＣ１端子信号レベルは
長い期間、不確定となり、整定が遅れて発振起動を困難
にしていた。
【００５７】
【発明の効果】本発明によれば、２Ｖ以下の低い電源電
圧レベルで発振回路を起動することができ、それ故発振
回路を含むＬＳＩやシステム自体の低電圧化を実現でき
る。
圧レベルで発振回路を起動することができ、それ故発振
回路を含むＬＳＩやシステム自体の低電圧化を実現でき
る。
【００５８】従って、発振回路を含むＬＳＩ等の回路装
置の電源としての電池本数を減らすことができ、装置の
小型軽量化を実現できる。なお、そのための追加回路規
模は小さく、ＬＳＩに適用するのに好適である。
置の電源としての電池本数を減らすことができ、装置の
小型軽量化を実現できる。なお、そのための追加回路規
模は小さく、ＬＳＩに適用するのに好適である。
【図１】本発明に係る発振回路の一実施例の基本適構成
を示す回路図である。
を示す回路図である。
【図２】従来の発振回路の一例を示す回路図である。
【図３】従来の発振回路の他の例を示す回路図である。
【図４】発振回路の発振特性を示す特性図である。
【図５】発振回路の発振特性を示す特性図である。
【図６】図１に示した発振回路の具体的構成を示す回路
図である。
図である。
【図７】図６に示したレギュレータの具体的構成を示す
回路図である。
回路図である。
【図８】図６に示した発振回路の動作を説明するための
タイムチャ−トである。
タイムチャ−トである。
【図９】図６に示した発振回路の動作を説明するための
タイムチャ−トである。
タイムチャ−トである。
【図１０】本発明に係る発振回路の他の実施例の構成を
示す回路図である。
示す回路図である。
【図１１】図１１における水晶発振回路の具体的構成を
示す回路図である。
示す回路図である。
１ パワ−オンクリア回路 ２ ＣＲ発振回路 ３ 昇圧回路 ４ レギュレ−タ ５ 水晶発振回路 ６ 水晶振動子 ７ カウンタ １０ インバータ １１ インバータ １２ インバータ １３ ２入力ＮＡＮＤゲート ２０ ワンショットマルチ ３０ ２入力ＮＡＮＤゲート ３１ インバータ ３２ インバータ ３３ インバータ ３４ インバータ ３９ 分周回路 １００ 水晶発振回路
Claims (10)
- 【請求項１】 固有振動子を含んで構成される発振回路
において、 電源電圧を昇圧する電源電圧昇圧手段と、 電源投入後、電源電圧昇圧手段により昇圧電圧を前記発
振回路に電源電圧として印加する電源電圧印加手段と、 一定時間経過後、前記発振回路に供給する電源電圧を前
電圧昇圧手段より供給される電源電圧より低い通常の電
源電圧レベルに切り替える制御手段とを有することを特
徴とする発振回路。 - 【請求項２】 前記電源電圧昇圧手段は、電源が投入さ
れるタイミングを検出するタイミング検出手段と、 該タイミング検出手段により検出されるタイミング信号
により起動されるＣＲ発振回路と、 該ＣＲ発振回路の発振出力を昇圧する昇圧回路とを有す
ることを特徴とする請求項１に記載の発振回路。 - 【請求項３】 前記タイミング検出手段は、ワンショッ
トマルチバイブレータを含んで構成されることを特徴と
する請求項２に記載の発振回路。 - 【請求項４】 前記電源電圧印加手段は、電源電圧昇圧
手段より前記発振回路に供給される昇圧電圧を一定電圧
に調整するレギュレータを有することを特徴とする請求
項１ないし請求項３のいずれかに記載の発振回路。 - 【請求項５】 前記制御手段は、前記発振回路から出力
されるパルス信号を取り込み、該パルス信号の計数結果
に基づいて電源投入後、一定時間経過時点で前記電源電
圧昇圧手段より前記発振回路に供給される電源電圧を該
電源電圧より低い通常の電源電圧に切り替えるための制
御信号を出力するカウンタを有することを特徴とする請
求項１乃至請求項４のいずれかに記載の発振回路。 - 【請求項６】 前記制御手段は前記発振回路の出力信号
を分周する分周回路を有することを特徴とする請求項１
乃至請求項５のいずれかに記載の発振回路。 - 【請求項７】 固有振動子を含んで構成される発振回路
において、 電源電圧投入後、前記発振回路の発振部を起動するため
のパルス信号を一時的に該発振部に入力するためのパル
ス信号発生手段を有することを特徴とする請求項１乃至
請求項６のいずれかに記載の発振回路。 - 【請求項８】 前記発振回路は、増幅要素としてインバ
ータを含み、該インバータは、ＮＡＮＤゲートで構成さ
れ、その一方の入力端と出力端とは発振回路のフィード
バックループを形成し、前記ＮＡＮＤゲートの他の入力
端には前記発振回路の発振動作を停止させるための制御
信号が入力されることを特徴とする請求項１乃至請求項
７のいずれかに記載の発振回路。 - 【請求項９】 前記パルス信号発生手段は、電源が投入
された状態を検出するワンショトマルチバイブレータ
と、 発振動作を停止させるための制御信号と前記ワンショト
マルチバイブレータの出力信号との論理和をとるＮＯＲ
ゲートとを有し、該ＮＯＲゲートの出力信号は前記ＮＡ
ＮＤゲートの前記制御信号が入力される入力端に入力さ
れることを特徴とする請求項８に記載の発振回路。 - 【請求項１０】 請求項１乃至請求項９のいずれかに記
載の発振回路を実装したことを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556792A JPH05259738A (ja) | 1992-03-13 | 1992-03-13 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556792A JPH05259738A (ja) | 1992-03-13 | 1992-03-13 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259738A true JPH05259738A (ja) | 1993-10-08 |
Family
ID=13002293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5556792A Pending JPH05259738A (ja) | 1992-03-13 | 1992-03-13 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259738A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09509037A (ja) * | 1994-11-29 | 1997-09-09 | モトローラ・インコーポレイテッド | 低電力温度補償水晶発振器 |
| JP2008099257A (ja) * | 2006-09-13 | 2008-04-24 | Citizen Holdings Co Ltd | 発振回路 |
| WO2010004684A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体集積回路 |
| JP2013192109A (ja) * | 2012-03-14 | 2013-09-26 | Asahi Kasei Electronics Co Ltd | 発振器 |
| US8988159B2 (en) | 2011-12-09 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Oscillator and IC chip |
| US9698686B2 (en) | 2013-11-07 | 2017-07-04 | Seiko Epson Corporation | Detection device, sensor, electronic apparatus, and moving object |
| US9813037B2 (en) | 2013-11-07 | 2017-11-07 | Seiko Epson Corporation | Detection device, sensor, electronic apparatus, and moving object |
| JP2020141223A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置 |
-
1992
- 1992-03-13 JP JP5556792A patent/JPH05259738A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09509037A (ja) * | 1994-11-29 | 1997-09-09 | モトローラ・インコーポレイテッド | 低電力温度補償水晶発振器 |
| JP2008099257A (ja) * | 2006-09-13 | 2008-04-24 | Citizen Holdings Co Ltd | 発振回路 |
| WO2010004684A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体集積回路 |
| CN102089972A (zh) * | 2008-07-09 | 2011-06-08 | 松下电器产业株式会社 | 半导体集成电路 |
| US8558624B2 (en) | 2008-07-09 | 2013-10-15 | Panasonic Corporation | Semiconductor integrated circuit |
| US8988159B2 (en) | 2011-12-09 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Oscillator and IC chip |
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| US9698686B2 (en) | 2013-11-07 | 2017-07-04 | Seiko Epson Corporation | Detection device, sensor, electronic apparatus, and moving object |
| US9813037B2 (en) | 2013-11-07 | 2017-11-07 | Seiko Epson Corporation | Detection device, sensor, electronic apparatus, and moving object |
| JP2020141223A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置 |
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