JPH05266603A - 発振器の暴走検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、発振器の暴走検出回路に関し、発
振器（ＶＦＯ）のリードクロックが暴走した際、直ちに
検出できるようにすると共に、その後の処理で正常なリ
ードクロックが作成できるようにすることを目的とす
る。 【構成】 暴走検出回路１２には、上位コントローラか
らのリードゲート信号を制御して、ＶＦＯ（発振器）１
０へ転送するリードゲート制御部１３と、ＶＦＯ１０で
作成したリードクロックを安定させるリードクロック安
定部１４と、リードクロックと基準クロックの周波数を
比較する周波数比較部１５と、リードクロックの周波数
の異常を検出する周波数異常検出部１６と、周波数異常
検出部１６のパルスの立上りを検出してパルスを作成
し、リードゲート制御部１３へ転送する立上り検出パル
ス発生部１７とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光ディスク装置や磁気
ディスク装置等のディスク装置に利用され、特に、ディ
スク装置の再生系に利用され、特に、ディスク装置の再
生系に設けられた、周波数可変型の発振器（ＶＦＯ）の
暴走を検出する発振器（ＶＦＯ）の暴走検出回路に関す
る。

【０００２】

【従来の技術】図１１〜図１３は従来例を示した図であ
り、図１１はライト／リード制御ブロックの構成図、図
１２はリード回路の構成図、図１３はリードゲート信号
のタイミングチャートである。

【０００３】図中、１はディスク（記録媒体）、２はヘ
ッド、３はサーボ回路、４はライト回路、５はリード回
路、６は上位コントローラ、７は微分回路、８はＡＧＣ
回路、９は二値化回路、１０はＶＦＯ、１１は基準クロ
ック発生器を示す。

【０００４】以下、データのライト／リード可能な光デ
ィスク装置（例えば光磁気ディスク装置）の従来例を説
明する。従来の光ディスク装置におけるライト／リード
制御ブロックは、図１１のように構成されていた。この
例では、ヘッド２に、サーボ回路３、ライト回路４、リ
ード回路５が接続され、これらを上位コントローラ６で
制御するように構成されている。

【０００５】ヘッド２は、ディスク１上に記録されてい
る情報を、光学的に、読み取るものであり、サーボ回路
３は、ヘッド２で読み出した信号をもとに、ヘッド２を
フォーカス方向、あるいはトラック方向に制御するもの
である。

【０００６】また、サーボ回路３は、上位コントローラ
６からのシーク（Ｓｅｅｋ）命令に従って、ヘッド２を
トラック方向に移動させるものである。ライト（Ｗｒｉ
ｔｅ）回路４は、上位コントローラ６からのライト（Ｗ
ｒｉｔｅ）命令により、ライトデータをヘッド２に転送
すると共に、ヘッド２内の光源の発光パワーを制御する
ものである。

【０００７】リード（Ｒｅｅｄ）回路５は、上位コント
ローラ６からのリードゲート信号（ＲＥＡＤ ＧＡＴ
Ｅ）を受け取り、ヘッド２から読み出したアナログ信号
を、二値化して処理を行い、リードクロック（ＲＥＡＤ
ＣＬＯＣＫ）と、該リードクロックに同期したリード
データ（ＲＥＡＤ ＤＡＴＡ）を上位コントローラ６へ
転送するものである。

【０００８】上位コントローラ６は、サーボ回路３、ラ
イト回路４、リード回路５等を制御するものである。上
記リード回路５の１例を図１２に示す。この例では、リ
ード回路５に、微分回路７、ＡＧＣ回路８、二値化回路
９、周波数可変型の発振器（以下、これを「ＶＦＯ」と
いう）１０、基準クロック（ＲＥＦＥＲＥＮＣＥ ＣＬ
ＯＣＫ）発生器１１を設ける。

【０００９】データの再生時には、次のように処理が行
われる。先ず、ヘッド２によって読み出されたアナログ
信号（ＲＦ信号）は、微分回路７によって微分され、Ａ
ＧＣ回路８で振幅一定の信号となる。

【００１０】ＡＧＣ回路８の出力は、二値化回路９によ
って、パルス状の二値化データ（「ＲＡＷデータ」とい
う）に変換され、ＶＦＯ１０に入力する。ＶＦＯ１０
は、前記二値化データ（ＲＡＷデータ）と、基準クロッ
ク発生器１１からの基準クロック（ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫ）を入力し、リードクロック（ＲＥＡＤ
ＣＬＯＣＫ）と、該リードクロックに同期したリードデ
ータ（ＲＥＡＤ ＤＡＴＡ）を、上位コントローラ６に
転送する。

【００１１】上位コントローラ６は、前記リードデータ
と、リードクロックから、データ開始の識別領域を検出
し、検出した領域からデータを取り込む。ＶＦＯ１０
は、上位コントローラ６からのリードゲート信号（ＲＥ
ＡＤ ＧＡＴＥ）によって制御され、前記リードゲート
信号がアサート（Ａｓｓｅｒｔ）されると、ＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）
の引き込み動作を行う。

【００１２】そして、ＶＦＯ１０では、基準クロック
（ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫ）を元に、二値化デ
ータのＶＦＯ引き込みパターンから、周波数及び位相を
同期させ、リードデータとリードクロックを作成する。
リードゲート信号（ＲＥＡＤＧＡＴＥ）がネゲート（ｎ
ｅｇａｔｅ）されると、同期を停止する。

【００１３】上記リードゲート信号（ＲＥＡＤ ＧＡＴ
Ｅ）のタイミングチャートを、図１３に示す。図１３の
はディスク１上のデータフォーマット、はライト時
のリードゲート信号（−ＲＥＡＤ ＧＡＴＥ：負論理の
リードゲート信号）、はリード時のリードゲート信号
（−ＲＥＡＤ ＧＡＴＥ）を示す。

【００１４】上記、のリードゲート信号（−ＲＥＡ
Ｄ ＧＡＴＥ）は、図１３のに示したプリフォーマッ
トエリア及びユーザエリアのＲＡＷデータを読む場合等
にアサートされるものである。

【００１５】図１３のに示したデータフォーマット
は、ディスクトラックの１セクタ分のフォーマットであ
り、プリフォーマットエリア（予め設定されているエリ
ア）と、ユーザエリア（ユーザがディスクを書き込むエ
リア）とから成る。

【００１６】プリフォーマットエリアには、セクタマー
クに続いて、「ＶＦＯ＋ＡＭ＋ＩＤ＋ＣＲＣ」のエリア
が３箇所に設けてある。図１３の「ＶＦＯ」はＶＦＯ同
期ゾーン、「ＡＭ」はアドレスマーク、「ＩＤ」はＩＤ
部（識別情報部）、「ＣＲＣ」はエラーチェックコード
を示す。

【００１７】そして、プリフォーマットエリアのＩＤ部
を読む場合には、その前にある「ＶＦＯ」の同期ゾーン
を読んでＰＬＬ引き込みを行う必要がある。また、ユー
ザエリアを読む場合には、その前にある「ＶＦＯ」の同
期ゾーンを読んで、ＰＬＬ引き込みを行う必要がある。

【００１８】なお、上記ＶＦＯ同期ゾーンには、それぞ
れ、ＶＦＯ内のＰＬＬで引き込みを行うための同期パタ
ーン（ＶＦＯ同期パターン）が記録してある。上記のＩ
Ｄ部やユーザエリアのデータを読む場合、１３の、あ
るいはに示したリードゲート信号（−ＲＥＡＤ ＧＡ
ＴＥ）を使用して読む。

【００１９】即ち、データのライト時でも、リード時
も、図１３のあるいはに示したリードゲート信号
（−ＲＥＡＤ ＧＡＴＥ）を用いて、ＩＤ部を読む。前
記リードゲート信号がアサートされると、のＶＦＯ同
期ゾーンのＲＡＷデータであるＶＦＯ引き込みパターン
を検出して、ＶＦＯ１０の発振周波数を決める。

【００２０】ところが、ディスク１上に、傷や塵埃など
があると、正常でないＶＦＯ引き込み周波数のパターン
を検出し、それにクロッキングしたリードクロック（Ｒ
ＥＡＤ ＣＬＯＣＫ）が暴走してしまう。

【００２１】一旦暴走してしまうと、リードゲート信号
を一旦ネゲートし、再度アサートして、引き込み直しを
しないとクロッキングできない。実際には、ディスク１
のプリフォーマットエリアには、ＶＦＯ同期ゾーンが３
箇所あるが、１番目のＶＦＯ同期ゾーンでリードクロッ
クが暴走した場合、上位コントローラ６から、リードゲ
ート信号をそのままＶＦＯ回路１０に使用していると、
２番目、３番目のＶＦＯゾーンから作成するリードクロ
ックも暴走してしまう。

【００２２】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) ディスク上のＩＤ部を読む場合、ディスク面に傷や
塵埃等が存在すると、ＶＦＯで作成したリードクロック
が暴走してしまい、前記ＩＤ部が読めなくなることがあ
る。

【００２３】データのリード時に、前記リードクロック
が暴走すると、データが正常に再生できなくなる。 (2) データのライト（書き込み）時に、ＶＦＯのリード
クロックが暴走して、ディスク上のＩＤ部が読めなくな
った場合、交代処理を行って、ディスクの別の領域にデ
ータを書き込んでいた。

【００２４】この場合、１セクタ分のデータ領域を無駄
にしなければならない。本発明は、このような従来の課
題を解決し、ＶＦＯのリードクロックが暴走した際、直
ちに検出できるようにすると共に、その後の処理で、正
常なリードクロックが作成できるようにすることを目的
とする。

【００２５】

【課題を解決するための手段】図１は本発明の原理図で
あり、図中、図１１〜図１３と同符号は同一のものを示
す。また、１２は暴走検出回路、１３はリードゲート制
御部、１４はリードクロック安定部、１５は周波数比較
部、１６は周波数異常検出部、１７は立上り検出パルス
発生部を示す。

【００２６】本発明は上記の課題を解決するため、次の
ように構成した。 (1) ディスク装置の再生系に設けられ、ヘッドで読み込
んだ信号を二値化した二値データ（ＲＡＷデータ）と、
基準クロックとを入力し、且つ、上位コントローラから
のリードゲート信号（ＲＥＡＤ ＧＡＴＥ）を得て、リ
ードクロック（ＲＥＡＤ ＣＬＯＣＫ）と、該リードク
ロックに同期したリードデータとを作成する発振器（Ｖ
ＦＯ）１０の暴走検出回路であって、該暴走検出回路１
２に、上記リードクロックと、基準クロックを取り込ん
で比較することにより、上位発振器（ＶＦＯ）１０の暴
走を検出するようにした。

【００２７】(2) 上記構成（１）の暴走検出回路１２に
おいて、発振器（ＶＦＯ）１０の暴走を検出した際、上
記リードゲート信号（ＲＥＡＤ ＧＡＴＥ）を制御する
ことにより、直ちに、発振器（ＶＦＯ）１０による同期
パターン（ＶＦＯ引き込みパターン）のＰＬＬ（位相同
期ループ）への再引き込みを可能とした。

【００２８】(3) 上記構成（１）又は（２）の暴走検出
回路１２に、上記リードゲート信号（ＲＥＡＤ ＧＡＴ
Ｅ）を制御するリードゲート制御部１３を設け、該リー
ドゲート制御部１３では、上位コントローラからのリー
ドゲート信号が有効になると、上記二値データ（ＲＡＷ
データ）を取り込んで、該二値データの所定データ分遅
延させた後、上記発振器（ＶＦＯ）１０のリードゲート
信号（ＲＥＡＤ ＧＡＴＥ）を有効にするようにした。

【００２９】(4) 上記構成（３）の暴走検出回路１２
に、リードクロック（ＲＥＡＤ ＣＬＯＣＫ）を安定さ
せるためのリードクロック安定部１４を設け、該リード
クロック安定部１４では、上記発振器（ＶＦＯ）１０の
リードゲート信号（ＲＥＡＤＧＡＴＥ）が有効となった
際、リードクロックが安定するまで、内部のカウンタに
より、リードクロックをカウントした後、出力信号を有
効にするようにした。

【００３０】(5) 上記構成（４）の暴走検出回路１２
に、上記リードクロックと、基準クロックを取り込み、
前記両クロックの周波数比較を行う周波数比較部１５を
設け、、該周波数比較部１５では、上記リードクロック
安定部１４の出力信号が有効になった際、上記発振器１
０内で、同期パターン（ＶＦＯ引き込みパターン）から
作成したリードクロックの立上りエッジと、基準クロッ
クの立上りエッジを、各々カウンタで同パルス数カウン
トすることにより、上記の周波数比較を行うようにし
た。

【００３１】(6) 上記構成（５）の周波数比較部１５
に、上記カウンタでカウントアップするまでの時間差を
検出する検出手段を設け、該検出手段では、検出した時
間差分だけ、出力信号（時間差信号）を有効にするよう
にした。

【００３２】(7) 上記構成（６）の暴走検出回路１２
に、リードクロックの周波数の異常を検出する周波数異
常検出部１６を設け、該周波数異常検出部１６では、上
記周波数比較部１５の出力信号（時間差信号）が有効に
なっている間、内部のカウンタで，基準クロックをカウ
ントして、前記出力信号（時間差信号）が有効になって
いる間の時間を検出することにより、リードクロックの
周波数異常を検出するにうにした。

【００３３】(8) 上記構成（７）の周波数異常検出部１
６のカウンタに初期設定した時間値と、上記検出した時
間値とを比較することにより、リードクロックの周波数
異常を検出するようにした。

【００３４】(9) 上記構成（８）の暴走検出回路１２
に、立上り検出パルス発生部１７を設け、該立上り検出
パルス発生部１７では、上記周波数異常検出部１６での
時間値の比較後、周波数異常検出部１６のカウンタに初
期設定した時間値より、時間差が大きい場合、パルスを
発生させて、上記リードゲート制御部１３へ転送するよ
うにした。

【００３５】(10)上記構成（９）のリードゲート制御部
１３で立上り検出パルス発生部１７からのパルスを受信
した際、上位コントローラからのリードゲート信号をマ
スクすることにより、発振器（ＶＦＯ）１０へのリード
ゲート信号を無効にするようにした。

【００３６】(11)上記構成４又は５又は７に記載したカ
ウンタの設定値を、上記暴走検出回路１２の外部から設
定可能にした。

【００３７】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。図示のように、暴走検出回路１２で
は、周波数可変型の発振器であるＶＦＯ１０で作成した
リードクロックを取り込み、このリードクロックを基準
クロックと比較することでＶＦＯ１０の暴走を監視して
いる。

【００３８】暴走検出回路１２内のリードゲート制御部
１３では、上位コントローラからのリードゲート信号を
アサート後、ＶＦＯ引き込みパターンの二値化データ
（ＲＡＷデータ）を遅延させる。その後、ＶＦＯ１０の
リードゲート信号（ＲＥＡＤＧＡＴＥ）をアサートす
る。

【００３９】リードクロック安定部１４では、ＶＦＯ１
０のリードゲート信号のアサート後、すぐのリードクロ
ックを使用しないために、数個のリードクロックをカウ
ント後、の信号をアサートする。

【００４０】周波数比較部１５では、の信号がアサー
トとなると、リードクロックと基準クロックのパルスの
立上りエッジ数を、各々カウントし、周波数に違いがあ
れば、同期を比較して、その差を検出し、の信号を時
間差だけアサートする。

【００４１】周波数異常検出部１６では、基準クロック
によりのアサートした時間を計り、最初にカウンタに
設定した目標値よりも大きい時間がアサートされた場
合、カウンタがカウントアップし、の信号をアサート
する。

【００４２】立上り検出パルス発生部１７では、がア
サートすると、その立上りを検出して、システムクロッ
クの１周期分のパルスを作成する。そのパルスにより、
のＶＦＯ１０のリードゲート信号をネゲート（マス
ク）する。

【００４３】上記のように、周波数比較部１５により、
リードクロックと基準クロックの周波数を比較し、周波
数異常検出部１６により、その時間を初期設定値と比較
する。

【００４４】その結果、ＶＦＯ１０のリードクロックが
暴走していると、がアサートとなり、のパルスが発
生して、ＶＦＯ１０のリードゲートがネゲートできるこ
とになる。

【００４５】リードクロックが暴走していない場合に
は、上位コントローラからのリードゲートがネゲートと
なるまで、ＶＦＯ１０のリードゲートはネゲートとな
らないので、ディスク上のＩＤ部が読めることになる。

【００４６】例えば、ディスク上のＩＤ部を読む場合、
１番目のＶＦＯゾーンでリードクロックが暴走しても、
２番目、３番目のＶＦＯゾーンから、再び再引き込み動
作（ＰＬＬの引き込み動作）を行い、リードクロックを
作成することが可能となる。

【００４７】また、ユーザデータのリード時も、ディス
ク上のＶＦＯゾーン内で、速やかに再引き込み動作を行
えば、正常にデータの再生をすることが可能となる。

【００４８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図１０は、本発明の実施例を示した図であ
り、図２は光ディスク装置の構成図、図３はリード回路
と暴走検出回路の構成図、図４は暴走検出回路の構成
図、図５はリードゲート制御部とリードクロック安定部
の詳細な構成図、図６は周波数比較部の詳細な構成図、
図７は周波数異常検出部及び立上り検出パルス発生部の
詳細な構成図、図８は二値化データ（ＲＡＷデータ）の
説明図、図９はＶＦＯ暴走時の暴走検出回路のタイミン
グチャート、図１０はＶＦＯ正常動作時の暴走検出回路
のタイミングチャートである。

【００４９】図中、図１、図１１、１２と同符号は同一
のものを示す。又、２０は光ディスク装置、２１はホス
ト（ホストコンピュータ）、２２は制御部、２３はサー
ボ制御部、２４は光量制御部、２５はスピンドルモー
タ、２６はスピンドルモータ制御部、２７は磁界発生
部、Ｆ１〜Ｆ９はＤ型（遅延型）フリップフロップ、Ｊ
１〜Ｊ４はＪＫ型フリップフロップ、Ｃ１〜Ｃ４はカウ
ンタ、Ｓは外部設定端子、Ａはアンドゲート、ＥＯＲは
排他的論理和ゲート、３０、３１はコンパレータ（ＣＭ
Ｐ）、３２はフリップフロップ（ＦＦ）を示す。

【００５０】(1) 本実施例における光ディスク装置の各
部の説明・・・図２〜図７参照 本実施例では、データのライト及びリードの可能な光デ
ィスク装置（例えば、光磁気ディスク装置）に適用した
例について説明する。

【００５１】前記の光ディスク装置の構成を図２に示
す。この例では、光ディスク装置２０内に、上位コント
ローラ６、ライト回路４、リード回路５、制御部２２、
サーボ制御部２３、ヘッド２、光量制御部２４、スピン
ドルモータ２５、スピンドルモータ制御部２６、ディス
ク１、磁界発生部２７、暴走検出回路１２を設ける。

【００５２】そして、光ディスク装置２０は、ホスト
（ホストコンピュータ）２１に接続して使用する。リー
ド回路５と、暴走検出回路１２の構成を図３に示す。リ
ード回路５には、微分回路７、ＡＧＣ回路８、二値化回
路９、ＶＦＯ回路１０、基準クロック発生器１１を設け
る（これらの構成は、従来例と同じ）。

【００５３】前記リード回路５には、暴走検出回路１２
が接続され、ＶＦＯ１０のリードクロックの暴走を検出
するように構成してある。暴走検出回路１２には、リー
ド回路５内のＶＦＯ１０から出力されるリードクロック
（ＲＥＡＤ ＣＬＯＣＫ）と、ＶＦＯ１０に入力する二
値化データ（ＲＡＷデータ）と、基準クロック（ＲＥＦ
ＥＲＥＮＣＥ ＣＬＯＣＫ）と、上記コントローラから
のリードゲート信号（ＲＥＡＤ ＧＡＴＥ）を入力す
る。

【００５４】また、暴走検出回路１２からは、ＶＦＯ１
０に対して、リードゲート信号（ＲＥＡＤ ＧＡＴＥ）
を出力するように構成してある。暴走検出回路１２の詳
細な構成を図４〜図７に示す。

【００５５】図４に暴走検出回路１２の全体図を示し、
図５〜図７に各部の詳細な構成図を示している。この暴
走検出回路１２は、リードゲート制御部１３、リードク
ロック安定部１４、周波数比較部１５、周波数異常検出
部１６、立上り検出パルス発生部１７で構成する。

【００５６】なお、以下の説明では、Ｄ型（遅延型）フ
リップフロップをＤ−ＦＦとし、Ｊ−Ｋ型フリップフロ
ップをＪＫ−ＦＦで表わす。また負論理のリードゲート
信号を「−ＲＥＡＤ ＧＡＴＥ」で表わす。

【００５７】また、図４〜図７の各部の出力は〜で
示してある。図示のように、リードゲート制御部１３に
は、アンドゲートＡと、Ｆ１、Ｆ２、Ｆ３のＤ−ＦＦを
設け、Ｆ１のＤ−ＦＦにはＲＡＷデータを入力する。

【００５８】また、アンドゲートＡには、上位コントロ
ーラ６からのリードゲート信号（−ＲＥＡＤ ＧＡＴ
Ｅ）を入力すると共に、立上り検出パルス発生部１７の
出力信号を入力する。

【００５９】Ｆ３のＤ−ＦＦからはのリードゲート信
号（ＲＥＡＤ ＧＡＴＥ）を出力し、ＶＦＯ１０と、リ
ードクロック安定部１４へ転送する。リードクロック安
定部１４には、Ｆ４のＤ─ＦＦと、Ｊ１のＪＫ−ＦＦ
と、カウンタＣ１を設ける。Ｆ４のＤ−ＦＦには、の
信号と、ＶＦＯ１０からのリードクロック（ＲＥＡＤ
ＣＬＯＣＫ）を入力し、カウンタＣ１にはＶＦＯ１０か
らのリードクロックを入力する。

【００６０】Ｊ１のＪＫ−ＦＦの出力の信号は、周波
数比較部１５へ転送する。周波数比較部１５には、Ｆ
５、Ｆ６のＤ−ＦＦと、カウンタＣ２、Ｃ３と、Ｊ２、
Ｊ３のＪＫ−ＦＦと、排他的論理和ゲートＥＯＲを設け
る。

【００６１】Ｆ５のＤ−ＦＦには、ＶＦＯ１０からのリ
ードクロック（ＲＥＡＤ ＣＬＯＣＫ）と、リードクロ
ック安定部１４の出力の信号を入力し、Ｆ６のＤ−Ｆ
Ｆには、リード回路５からの基準クロック（ＲＥＦＥＲ
ＥＮＣＥ ＣＬＯＣＫ）と、リードクロック安定部１４
の出力の信号を入力する。

【００６２】また、カウンタＣ２には前記リードクロッ
クを入力し、カウンタＣ３には前記基準クロックを入力
すると共に、排他的論理和ゲートＥＯＲの出力の信号
は、周波数異常検出部１６へ転送する。

【００６３】周波数異常検出部１６には、Ｆ７のＤ−Ｆ
Ｆと、カウンタＣ４と、Ｊ４のＪＫ−ＦＦと設ける。Ｆ
７のＤ−ＦＦには、基準クロックと、周波数比較部１５
の出力の信号を入力し、カウンタＣ４には基準クロッ
クを入力する。また、Ｊ４のＪＫ−ＦＦの出力の信号
は、立上り検出パルス発生部１７へ転送する。

【００６４】立上り検出パルス発生部１７には、Ｆ８、
Ｆ９のＤ−ＦＦを設け、Ｊ４のＪＫ−ＦＦの出力の信
号と、規準クロックを入力する。そして、Ｆ９のＤ−Ｆ
Ｆの出力の信号は、リードゲート制御部１３へ転送す
る。なお、上記カウンタＣ１〜Ｃ４には、外部設定端子
Ｓが設けてあり、外部のファームウェアにより、カウン
タに初期値（目標値）を設定できるようになっている。

【００６５】この外部設定端子Ｓからの設定値を変えれ
ば、ＶＦＯ１０の暴走検出感度を自由に変化させること
が可能となる。 (2) ＲＡＷデータの説明・・・図８参照 リード回路５内に設けられた二値化回路９では、ＡＧＣ
回路８の出力をＲＡＷデータに変換する。その際、図８
のに示したＲＡＷデータ作成回路を用いる。

【００６６】この回路は、２つのコンパレータ（ＣＭ
Ｐ）３０、３１と、１つのフリップフロップ（ＦＦ）３
２と、抵抗Ｒ１〜Ｒ３で構成される。この場合、抵抗Ｒ
１〜Ｒ３の各抵抗値は同じ値にしておく。

【００６７】ＡＧＣ回路８の出力、即ちＲＡＷデータ作
成回路の入力信号は、図８のに示した信号Ａと、この
信号の反転信号である。前記２つの信号は、コンパレー
タ３０、３１にそれぞれ逆極性で入力し、比較される。
その結果、コンパレータ３０、３１の出力側ａ点、ｂ点
には図示のようなパルス状の出力信号が出る。

【００６８】フリップフロップ３２では、ａ点の信号
（パルス）でセットされ、ｂ点の信号（パルス）でリセ
ットされる。その結果、出力Ｂには図示のようなパルス
状の二値化データ（ＲＡＷデータ）が得られる。

【００６９】(3) 動作の説明 以下、図９、図１０のタイミングチャートを参照しなが
ら、本実施例の動作を説明する。

【００７０】図９はＶＦＯ暴走時の暴走検出回路のタイ
ミングチャート、図１０は、ＶＦＯ正常動作時の暴走検
出回路のタイミングチャートである。図９、図１０に示
した〜は、図４〜図７の〜の点の波形を示す。
また、図４〜図７のＬ１は、ハイレベル、Ｌ０はローレ
ベルの信号を示す。

【００７１】先ず、リードゲート制御部１３では、上位
コントローラ６からのリードゲート信号（−ＲＥＡＤ
ＧＡＴＥ）に有効になると、ＶＦＯ引き込みパターンの
ＲＡＷデータ（二値化データ）を、Ｆ１〜Ｆ３のＤ−Ｆ
Ｆにより、３パルス分遅らせた後、ＶＦＯ１０へ転送す
るリードゲート信号（ＲＥＡＤ ＧＡＴＥ）を有効にす
る（図４、図９、図１０の参照）。

【００７２】リードクロック安定部１４では、ＶＦＯ１
０へ転送するのリードゲート信号（ＲＥＡＤ ＧＡＴ
Ｅ）が有効になった後、直ぐのリードクロック（ＶＦＯ
１０から出力されるＲＥＡＤ ＣＬＯＣＫ）を使用しな
いために、数個のリードクロックをカウンタＣ１でカウ
ントした後、リードクロック安定部１４の出力信号であ
るの信号を有効にする。

【００７３】また、リードクロック安定部１４では、
のリードゲート信号（ＶＦＯ１０へ転送するリードゲー
ト信号）が有効になった後、Ｆ４のＤ−ＦＦで、Ｌ１
（ハイレベルの信号）をリードクロック（ＲＥＡＤ Ｃ
ＬＯＣＫ）でラッチし、それをカウンタＣ１１のイネー
ブル（ＥＮ）信号とする。

【００７４】この時、カウンタＣ１では、外部より、外
部設定端子Ｓを介して設定されたカウント値だけ、リー
ドクロックをカウントすると、該カウンタＣ１は、カウ
ントアップ信号を出力する。Ｊ１のＪＫ−ＦＦでは、カ
ウンタＣ１のカウントアップ信号をラッチし、の信号
を有効にする。以後、Ｄ−ＦＦ、カウンタ、ＪＫ−ＦＦ
を組み合わせた回路は、リードクロック安定部１４にお
ける前記構成の回路と同じ動作をするので、説明を省略
する。

【００７５】周波数比較部１５では、リードクロック安
定部１４の出力信号であるの信号が有効になると、即
ち、ＶＦＯ１０がＲＡＷデータに同期し、リードクロッ
ク安定部１４でリードクロックを数クロック分カウント
すると（図９、１０参照）、基準クロック（ＲＥＦＥＲ
ＥＮＣＥ ＣＬＯＣＫ）とリードクロック（ＲＥＡＤＣ
ＬＯＣＫ）のパルスの立上りエッジを各々カウントし、
また、各々カウントアップを検出して、Ｊ２、Ｊ３のＪ
Ｋ−ＦＦをラッチする。

【００７６】周波数に違いがあれば（カウントアップに
時間のずれがあれば）、同期を比較し、その差を検出し
（カウントアップの時間のズレをＥＯＲにより検出し、
の信号を時間差分だけ有効にする。

【００７７】実際に、ＶＦＯ１０が暴走している場合、
の信号の有効時間は長くなる。また暴走していない場
合は、ほぼは有効とはならず、有効時間が短くなる。
また、ハザードのように出る場合もある（図１０の参
照）。

【００７８】更に、カウンタＣ２の回部設定端子Ｓを介
して、外部からカウンタの設定値を変えることにより、
の信号（ＥＯＲの出力）の有効時間を調整することが
できる。

【００７９】周波数異常検出部１６では、基準クロック
（ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫ）により、周波数比
較部１５の出力信号であるの信号が有効となった時間
を計る。

【００８０】周波数異常検出部１６のカウンタＣ４に最
初に設定した目標値よりも長い時間、の信号が有効に
なった場合、即ち、ＶＦＯ１０が暴走した場合は、カウ
ンタＣ４がカウントアップし、Ｊ４のＪＫ−ＦＦでラッ
チされの信号が有効となる（図９の参照）。

【００８１】また、カウンタＣ４に最初に設定した目標
値より短い時間が有効になった場合、カウンタＣ４はカ
ウントアップできないため、Ｊ４のＪＫ−ＦＦの出力
は、保持で無効のままとなる（図１０の参照）。

【００８２】なお、カウンタＣ４の外部設定端子Ｓを用
いて、外部からカウンタの設定値を変えることにより、
カウントアップする時間が変更できる。これにより、周
波数異常検出部１６の検出感度を調整することができ
る。

【００８３】立上り検出パルス発生部１７では、周波数
異常検出部１６の出力信号であるの信号が有効になる
と、即ち、ＶＦＯ１０が暴走していると、の信号の立
上りを検出して、システムクロックの１周期分のパルス
を作成するものである。 そして、前記パルスにより、
リードゲート制御部１３のＦ１〜Ｆ３のＤ−ＦＦをリセ
ットし、今まで有効であったの信号（ＶＦＯ１０へ転
送するリードゲート信号）を無効にする。

【００８４】また、の信号が無効になると、直ちにリ
ードクロック安定部１４、周波数比較部１５、周波数異
常検出部１６の各部をリセットし、初期状態に戻る。Ｖ
ＦＯ１０が暴走していない場合は、立上り検出パルス発
生部１７でパルスが発生しないため、のリードゲート
信号（ＶＦＯ１０へのリードゲート信号）は有効のまま
である。

【００８５】ＶＦＯ１０が暴走した場合、リードゲート
制御部１３のＦ１〜Ｆ３のＤ−ＦＦ、及びリードクロッ
ク安定部１４、周波数比較部１５、周波数異常検出部１
６の各部をリセットすると、立上り検出パルス発生部１
７の出力パルスが有るため、直ぐにリードゲート制御部
１３のＦ１〜Ｆ３のＤ−ＦＦのクリアを無効にする。

【００８６】そこで、上位コントローラ６からのリード
ゲート信号（−ＲＥＡＤ ＧＡＴＥ）がなお有効であっ
た場合、直ちにＶＦＯ引き込みパターンの再引き込み動
作をする（図９の参照）。

【００８７】以上のように、周波数比較部１５におい
て、ＶＦＯ１０から出力されるリードクロック（ＲＥＡ
Ｄ ＣＬＯＣＫ）と、基準クロック（ＲＥＦＥＲＥＮＣ
Ｅ ＣＬＯＣＫ）とを比較し、周波数異常検出部１６で
その時間を初期設定値と比較する。

【００８８】その結果、比較値が外されていると、即ち
ＶＦＯ１０が暴走していると、が有効になり、のパ
ルスが発生してＶＦＯ１０へのリードゲート信号（ＲＥ
ＡＤＧＡＴＥ）を無効にすることができる。

【００８９】ＶＦＯ１０のリードクロックが暴走してい
ない場合は、上位コントローラ６からのリードゲート信
号（−ＲＥＡＤ ＧＡＴＥ）が無効となるまで、ＶＦＯ
１０へのリードゲート信号（ＲＥＡＤ ＧＡＴＥ）（
の信号）は無効とならないので、リード回路で期待通り
のデータが読めることになる。

【００９０】なお、ＶＦＯ１０の暴走（リードクロック
の暴走）を検出するのは、図１３のに示したプリフォ
ーマットエリア内にあるＶＦＯ同期ゾーンのＲＡＷデー
タであるＶＦＯ引き込みパターンを検出してＩＤ部を読
む場合と、ユーザエリアのデータ部の前にあるＶＦＯ同
期ゾーンにおける引き込みパターンを検出してデータ部
を読む場合である。

【００９１】即ち、ＩＤ部のＶＦＯの暴走と、データ部
のＶＦＯ暴走を検出する。 （他の実施例）以上実施例について説明したが、本発明
は次のようにしても実施可能である。

【００９２】(1) ディスクへのデータの書き込み及び読
み出し可能な光磁気ディスク装置の外、再生専用の光デ
ィスク装置や、磁気ディスク装置にも適用可能である。 (2) 図２に示した上位コントローラ６は、光ディスク装
置２０と別に設置してもよい。

【００９３】(3) 図１３のに示したデータフォーマッ
ト以外のものにも適用可能である。

【００９４】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ＶＦＯのリードクロックが暴走した際、直ちにリー
ドゲートをネゲートするため、ディスク（媒体）上のプ
リフォーマットエリアの１番目にあるＶＦＯ同期ゾーン
でリードクロックが暴走した場合、２番目、３番目のＶ
ＦＯ同期ゾーンからリードクロックを作成することがで
きる。

【００９５】従って、ＩＤ部のリードの失敗を減らし
て、リトライ回数を減らすことができ、シーク時間を短
縮できる。 (2) データ部（ユーザデータ部）をリードする際、暴走
したリードクロックで、データを読み出すことがなくな
り、データ及びデータ再生系の信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例における光ディスク装置の構成
図である。

【図３】リード回路と暴走検出回路の構成図である。

【図４】暴走検出回路の構成図である。

【図５】リードゲート制御部とリードクロック安定部の
詳細な構成図である。

【図６】周波数比較部の詳細な構成図である。

【図７】周波数異常検出部及び立上り検出パルス発生部
の詳細な構成図である。

【図８】二値化データ（ＲＡＷデータ）の説明図であ
る。

【図９】ＶＦＯ暴走時の暴走検出回路のタイミングチャ
ートである。

【図１０】ＶＦＯ正常動作時の暴走検出回路のタイミン
グチャートである。

【図１１】従来のライト／リード制御ブロックの構成図
である。

【図１２】従来のリード回路の構成図である。

【図１３】リードゲート信号のタイミングチャートであ
る。

【符号の説明】

５ リード回路 １０ ＶＦＯ（周波数可変型の発振器） １２ 暴走検出回路 １３ リードゲート制御部 １４ リードクロック安定部 １５ 周波数比較部 １６ 周波数異常検出部 １７ 立上り検出パルス発生部

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ディスク装置の再生系に設けられ、ヘッ
   ドで読み込んだ信号を二値化した二値データ（ＲＡＷデ
   −タ）と、基準クロックとを入力し、 且つ、上位コントローラからのリードゲート信号（ＲＥ
   ＡＤ ＧＡＴＥ）を得て、 リードクロック（ＲＥＡＤ ＣＬＯＣＫ）と、該リード
   クロックに同期したリードデータとを作成する発振器
   （ＶＦＯ）（１０）の暴走検出回路であって、 該暴走検出回路（１２）に、上記リードクロックと、基
   準クロックを取り込んで比較することにより、 上記発振器（ＶＦＯ）（１０）の暴走を検出することを
   特徴とした発振器の暴走検出回路。
2. 【請求項２】 上記暴走検出回路（１２）において、 発振器（ＶＦＯ）（１０）の暴走を検出した際、 上記リードゲート信号（ＲＥＡＤ ＧＡＴＥ）を制御す
   ることにより、 直ちに、発振器（ＶＦＯ）（１０）による同期パターン
   （ＶＦＯ引き込みパターン）のＰＬＬ（位相同期ルー
   プ）への再引き込みを可能にしたことを特徴とする請求
   項１記載の発振器の暴走検出回路。
3. 【請求項３】 上記暴走検出回路（１２）に、 上記リードゲート信号（ＲＥＡＤ ＧＡＴＥ）を制御す
   るリードゲート制御部（１３）を設け、 該リードゲート制御部（１３）では、上位コントローラ
   からのリードゲート信号が有効になると、 上記二値データ（ＲＡＷデータ）を取り込んで、該二値
   データの所定データ分遅延させた後、 上記発振器（ＶＦＯ）（１０）のリードゲート信号（Ｒ
   ＥＡＤ ＧＡＴＥ）を有効にすることを特徴とした請求
   項１又は２記載の発振器の暴走検出回路。
4. 【請求項４】 上記暴走検出回路（１２）に、リードク
   ロック（ＲＥＡＤＣＬＯＣＫ）を安定させるためのリー
   ドクロック安定部（１４）を設け、 該リードクロック安定部（１４）では、上記発振器（Ｖ
   ＦＯ）（１０）のリードゲート信号（ＲＥＡＤ ＧＡＴ
   Ｅ）が有効となった際、 リードクロックが安定するまで、内部のカウンタによ
   り、リードクロックをカウントした後、出力信号を有効
   にすることを特徴とした請求項３記載の発振器の暴走検
   出回路。
5. 【請求項５】 上記暴走検出回路（１２）に、 上記リードクロックと、基準クロックを取り込み、前記
   両クロックの周波数比較を行う周波数比較部（１５）を
   設け、 該周波数比較部（１５）では、 上記リードクロック安定部（１４）の出力信号が有効に
   なった際、 上記発振器（１０）内で、同期パターン（ＶＦＯ引き込
   みパターン）から作成したリードクロックの立上りエッ
   ジと、 基準クロックの立上りエッジを、 各々カウンタで同パルス数カウントすることにより、上
   記の周波数比較を行うことを特徴とした請求項４記載の
   発振器の暴走検出回路。
6. 【請求項６】 上記周波数比較部（１５）に、 上記カウンタでカウントアップするまでの時間差を検出
   する検出手段（ＥＯＲ）を設け、 該検出手段（ＥＯＲ）では、検出した時間差分だけ、出
   力信号（時間差信号）を有効にすることを特徴とした請
   求項５記載の発振器の暴走検出回路。
7. 【請求項７】 上記暴走検出回路（１２）に、 リードクロックの周波数の異常を検出する周波数異常検
   出部（１６）を設け、該周波数異常検出部（１６）で
   は、上記周波数比較部（１５）の出力信号（時間差信
   号）が有効になっている間、 内部のカウンタで、基準クロックをカウントして、前記
   出力信号（時間差信号）が有効になっている間の時間を
   検出することにより、 リードクロックの周波数異常を検出することを特徴とし
   た請求項６記載の発振器の暴走検出回路。
8. 【請求項８】 上記周波数異常検出部（１６）のカウン
   タに初期設定した時間値と、 上記検出した時間値とを比較することにより、リードク
   ロックの周波数異常を検出することを特徴とした請求項
   ７記載の発振器の暴走検出回路。
9. 【請求項９】 上記暴走検出回路（１２）に、 立上りパルス発生部（１７）を設け、 該立上り検出パルス発生部（１７）では、 上記周波数異常検出部（１６）での時間値の比較後、 周波数異常検出部（１６）のカウンタに初期設定した時
   間値より、時間差が大きい場合、 パルスを発生させて、上記リードゲート制御部（１３）
   へ転送することを特徴とした請求項８記載の発振器の暴
   走検出回路。
10. 【請求項１０】 上記リードゲート制御部（１３）で、
    立上り検出パルス発生部（１７）からのパルスを受信し
    た際、 上位コントローラからのリードゲート信号をマスクする
    ことにより、 発振器（ＶＦＯ）（１０）へのリードゲート信号を無効
    にすることを特徴とした請求項９記載の発振器の暴走検
    出回路。
11. 【請求項１１】 上記カウンタの設定値が、上記暴走検
    出回路（１２）の外部から設定可能であることを特徴と
    した請求項４又は５又は７記載の発振器の暴走検出回
    路。