JPH05267334A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
- Publication number
- JPH05267334A JPH05267334A JP5866692A JP5866692A JPH05267334A JP H05267334 A JPH05267334 A JP H05267334A JP 5866692 A JP5866692 A JP 5866692A JP 5866692 A JP5866692 A JP 5866692A JP H05267334 A JPH05267334 A JP H05267334A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- polycrystalline silicon
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】逆Ｔ字型のゲート電極を有するＭＯＳトランジ
スタにおいて、ソース・ドレインの高濃度層とゲート電
極とのオーバーラップをなくす。 【構成】第１のサイドウオール９ａを形成し、ＲＩＥに
より下層ゲート電極となるＮ型の第１の多結晶シリコン
膜６ａを形成した後、第１のサイドウオール９ａを除去
し、第１のサイドウオール９ａよりも膜厚の厚い第２の
サイドウオール１１を形成し、ソース・ドレインのＮ型
の高濃度層１０ａをイオン注入により形成する。
スタにおいて、ソース・ドレインの高濃度層とゲート電
極とのオーバーラップをなくす。 【構成】第１のサイドウオール９ａを形成し、ＲＩＥに
より下層ゲート電極となるＮ型の第１の多結晶シリコン
膜６ａを形成した後、第１のサイドウオール９ａを除去
し、第１のサイドウオール９ａよりも膜厚の厚い第２の
サイドウオール１１を形成し、ソース・ドレインのＮ型
の高濃度層１０ａをイオン注入により形成する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置の製造方
法に関し、特にゲート・オーバーラップ型のＬＤＤ構造
を有するＭＯＳトランジスタの製造方法に関する。
法に関し、特にゲート・オーバーラップ型のＬＤＤ構造
を有するＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】１９８７年１２月のインターナショナル
・エレクトロン・デバイス・ミーテイグの予稿集３８−
４１ページ（Ｐｒｏｃ．Ｉｎｔｌ．Ｅｌｅｃｔｒｏｎ．
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＰＰ．３８−４１
（Ｄｅｃ．１９８７））に報告されたゲート・オーバー
ラップ型のＬＤＤ構造（“ＧＯＬＤ”型と呼ばれてい
る）を有するＭＯトランジスタの従来の製造方法につい
て、図２を参照して説明する。
・エレクトロン・デバイス・ミーテイグの予稿集３８−
４１ページ（Ｐｒｏｃ．Ｉｎｔｌ．Ｅｌｅｃｔｒｏｎ．
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＰＰ．３８−４１
（Ｄｅｃ．１９８７））に報告されたゲート・オーバー
ラップ型のＬＤＤ構造（“ＧＯＬＤ”型と呼ばれてい
る）を有するＭＯトランジスタの従来の製造方法につい
て、図２を参照して説明する。
【０００３】Ｐ型のシリコン基板１の主表面上に選択的
に素子分離用のフィールド酸化膜２，ゲート酸化膜４を
形成し、燐がドープされた第１の多結晶シリコン膜５を
全面に形成し、その表面に自然酸化膜６を形成する。次
に、全面に燐がドープされた第２の多結晶シリコン膜を
形成する。続いて、自然酸化膜６をエッチング・ストッ
パーとしたフォトリソグラフィにより、第２の多結晶シ
リコン膜を所望の形状に加工して、多結晶シリコン膜７
を形成する。次に、燐をイオン注入し、Ｎ型の低濃度層
８を形成する〔図２（ａ）〕。
に素子分離用のフィールド酸化膜２，ゲート酸化膜４を
形成し、燐がドープされた第１の多結晶シリコン膜５を
全面に形成し、その表面に自然酸化膜６を形成する。次
に、全面に燐がドープされた第２の多結晶シリコン膜を
形成する。続いて、自然酸化膜６をエッチング・ストッ
パーとしたフォトリソグラフィにより、第２の多結晶シ
リコン膜を所望の形状に加工して、多結晶シリコン膜７
を形成する。次に、燐をイオン注入し、Ｎ型の低濃度層
８を形成する〔図２（ａ）〕。
【０００４】全面に、ＣＶＤ法により２酸化シリコン膜
を堆積し、ＲＩＥを行い、多結晶シリコン膜７の側面に
２酸化シリコン膜からなるサイドウオール９を形成す
る。この工程で、自然酸化膜６は自然酸化膜６ａとなる
〔図２（ｂ）〕。
を堆積し、ＲＩＥを行い、多結晶シリコン膜７の側面に
２酸化シリコン膜からなるサイドウオール９を形成す
る。この工程で、自然酸化膜６は自然酸化膜６ａとなる
〔図２（ｂ）〕。
【０００５】多結晶シリコン膜７およびサイドウオール
９とをマスクとした第１の多結晶シリコン膜５のエッチ
ングを行ない、多結晶シリコン膜５ａを形成する〔図２
（ｃ）〕。“ＧＯＬＤ”型のゲート電極は、多結晶シリ
コン膜７，５ａ（および自然酸化膜６ａ，サイドウオー
ル９）から構成される。
９とをマスクとした第１の多結晶シリコン膜５のエッチ
ングを行ない、多結晶シリコン膜５ａを形成する〔図２
（ｃ）〕。“ＧＯＬＤ”型のゲート電極は、多結晶シリ
コン膜７，５ａ（および自然酸化膜６ａ，サイドウオー
ル９）から構成される。
【０００６】砒素のイオン注入，アニールを行ない、Ｎ
型の高濃度層１０を形成する〔図２（ｄ）〕。その後、
公知の方法により、層間絶縁膜，コンタクトホール，配
線金属の形成を行ない、従来の“ＧＯＬＤ”型の集積回
路装置が形成される。
型の高濃度層１０を形成する〔図２（ｄ）〕。その後、
公知の方法により、層間絶縁膜，コンタクトホール，配
線金属の形成を行ない、従来の“ＧＯＬＤ”型の集積回
路装置が形成される。
【０００７】
【発明が解決しようとする課題】上述した従来のＧＯＬ
Ｄ型のＭＯＳトランジスタの製造方法では、ソース・ド
レインの高濃度層がゲート電極とセルフアラインのイオ
ン注入により形成される。従って、その後の熱処理で高
濃度層を形成する不純物が拡散し、その結果、ゲート電
極と高濃度層とがオーバーラップしてしまう。
Ｄ型のＭＯＳトランジスタの製造方法では、ソース・ド
レインの高濃度層がゲート電極とセルフアラインのイオ
ン注入により形成される。従って、その後の熱処理で高
濃度層を形成する不純物が拡散し、その結果、ゲート電
極と高濃度層とがオーバーラップしてしまう。
【０００８】このオーパーラップにより、 （１）ゲート−ドレイン間，ゲート−ソース間の寄生容
量が増大し、デバイスの動作スピードを低下させる。 （２）オーバーラップ部で、バンド間トンネリングが生
じる。という問題点がある。
量が増大し、デバイスの動作スピードを低下させる。 （２）オーバーラップ部で、バンド間トンネリングが生
じる。という問題点がある。
【０００９】
【課題を解決するための手段】本発明の集積回路装置の
製造方法では、ゲート・オーバーラップ型のＬＤＤ構造
を有するＭＯＳトランジスタのゲート電極長を決定する
ためのサイドウオールとソース・ドレインとなる高濃度
層を形成するためのサイドウオールとをそれぞれ別々に
形成し、別々に使用する。
製造方法では、ゲート・オーバーラップ型のＬＤＤ構造
を有するＭＯＳトランジスタのゲート電極長を決定する
ためのサイドウオールとソース・ドレインとなる高濃度
層を形成するためのサイドウオールとをそれぞれ別々に
形成し、別々に使用する。
【００１０】
【実施例】本発明の一実施例について、図１を参照して
説明する。
説明する。
【００１１】Ｐ型のシリコン基板１の主表面上に、選択
酸化法（ＬＯＣＯＳ）により素子分離領域に６００〜１
０００ｎｍの膜厚のフィールド酸化膜２を形成する。次
に、７００〜９００℃の乾燥酸素の雰囲気で１０〜２５
ｎｍの膜厚のゲート酸化膜４を形成する。ＧＯＬＤ型の
ゲート電極の下層ゲート電極の構成材料となる燐がドー
プされた５０〜１００ｎｍのＮ型の第１の多結晶シリコ
ン膜５を形成する。多結晶シリコン膜５の表面に、１〜
１０ｎｍの膜厚の自然酸化膜６を形成する。ＧＯＬＤ型
のゲート電極の上層ゲート電極の構成材料となる燐がド
ープされた１００〜２００ｎｍの膜厚のＮ型の第２の多
結晶シリコンを、ＬＰＣＶＤ法により堆積する。
酸化法（ＬＯＣＯＳ）により素子分離領域に６００〜１
０００ｎｍの膜厚のフィールド酸化膜２を形成する。次
に、７００〜９００℃の乾燥酸素の雰囲気で１０〜２５
ｎｍの膜厚のゲート酸化膜４を形成する。ＧＯＬＤ型の
ゲート電極の下層ゲート電極の構成材料となる燐がドー
プされた５０〜１００ｎｍのＮ型の第１の多結晶シリコ
ン膜５を形成する。多結晶シリコン膜５の表面に、１〜
１０ｎｍの膜厚の自然酸化膜６を形成する。ＧＯＬＤ型
のゲート電極の上層ゲート電極の構成材料となる燐がド
ープされた１００〜２００ｎｍの膜厚のＮ型の第２の多
結晶シリコンを、ＬＰＣＶＤ法により堆積する。
【００１２】フォトリソグラフィにより、第２の多結晶
シリコン膜をドライエッチングし、多結晶シリコン膜７
を形成する。弗素，あるいは塩素を含んだガスによりこ
のドライエッチングを行なうと、第２の多結晶シリコン
膜と自然酸化膜６との選択比が十分に得られ、自然酸化
膜６がエッチング・ストッパーとなる。燐を３０〜１０
０ｋｅＶ，５×１０13〜３×１０13ｃｍ-2イオン注入
し、Ｎ型の低濃度層８を形成する〔図１（ａ）〕。
シリコン膜をドライエッチングし、多結晶シリコン膜７
を形成する。弗素，あるいは塩素を含んだガスによりこ
のドライエッチングを行なうと、第２の多結晶シリコン
膜と自然酸化膜６との選択比が十分に得られ、自然酸化
膜６がエッチング・ストッパーとなる。燐を３０〜１０
０ｋｅＶ，５×１０13〜３×１０13ｃｍ-2イオン注入
し、Ｎ型の低濃度層８を形成する〔図１（ａ）〕。
【００１３】ＬＰＣＶＤ法により１００〜２００ｎｍの
膜厚の窒化シリコン膜を堆積する。の窒化シリコ膜に対
して弗素を含むガス系によりＲＩＥを行い、多結晶シリ
コン膜７の側面に第１のサイドウオール９ａを形成す
る。多結晶シリコン膜７および第１のサイドウオール９
ａをマスクとし、弗素，あるいは塩素を含むガス系によ
り、自然酸化膜６，多結晶シリコン膜５を順次ドライエ
ッチングする。これにより、自然酸化膜６ａ，多結晶シ
リコン膜５ａが形成される。熱燐酸により、第１のサイ
ドウオール９ａを選択的に除去する〔図１（ｂ）〕。
膜厚の窒化シリコン膜を堆積する。の窒化シリコ膜に対
して弗素を含むガス系によりＲＩＥを行い、多結晶シリ
コン膜７の側面に第１のサイドウオール９ａを形成す
る。多結晶シリコン膜７および第１のサイドウオール９
ａをマスクとし、弗素，あるいは塩素を含むガス系によ
り、自然酸化膜６，多結晶シリコン膜５を順次ドライエ
ッチングする。これにより、自然酸化膜６ａ，多結晶シ
リコン膜５ａが形成される。熱燐酸により、第１のサイ
ドウオール９ａを選択的に除去する〔図１（ｂ）〕。
【００１４】ＬＰＣＶＤ法により、１００〜２００ｎｍ
の膜厚の２酸化シリコン膜を堆積し、弗素を含むガス系
によりこの２酸化シリコン膜に対してＲＩＥを行い、第
２のサイドウオール１１を形成する〔図１（ｃ）〕。本
実施例のゲート電極は、下層ゲート電極であるＮ型の多
結晶シリコン膜５ａ，上層ゲート電極であるＮ型の多結
晶シリコン膜７（および自然酸化膜６ａ，第２のサイド
ウオール１１）から構成される。
の膜厚の２酸化シリコン膜を堆積し、弗素を含むガス系
によりこの２酸化シリコン膜に対してＲＩＥを行い、第
２のサイドウオール１１を形成する〔図１（ｃ）〕。本
実施例のゲート電極は、下層ゲート電極であるＮ型の多
結晶シリコン膜５ａ，上層ゲート電極であるＮ型の多結
晶シリコン膜７（および自然酸化膜６ａ，第２のサイド
ウオール１１）から構成される。
【００１５】砒素を２０〜７０ｋｅＶ，１〜５×１０15
ｃｍ-2イオン注入し、シリコン基板１の表面にＮ型の高
濃度層１０ａを形成する〔図１（ｄ）〕。以下は、通常
のプロセスと同一である。ＣＶＤ法によりＢＰＳＧ膜を
６００〜８００ｎｍ成長し、８５０〜９００℃の窒素雰
囲気で２０〜４０分間のリフローを行う。フォトリソグ
ラフィにより、コンタクトホールを開孔する。厚さ０．
６〜１．０μｍのシリコン入りアルミニウム膜をスパッ
タし、フォトリソグラフィにより配線金属のパターニン
グを行う。
ｃｍ-2イオン注入し、シリコン基板１の表面にＮ型の高
濃度層１０ａを形成する〔図１（ｄ）〕。以下は、通常
のプロセスと同一である。ＣＶＤ法によりＢＰＳＧ膜を
６００〜８００ｎｍ成長し、８５０〜９００℃の窒素雰
囲気で２０〜４０分間のリフローを行う。フォトリソグ
ラフィにより、コンタクトホールを開孔する。厚さ０．
６〜１．０μｍのシリコン入りアルミニウム膜をスパッ
タし、フォトリソグラフィにより配線金属のパターニン
グを行う。
【００１６】
【発明の効果】以上説明したように本発明は、ゲート・
オーバーラップ型のＬＤＤ構造（逆Ｔ字型のゲート電
極）を有するＭＯＳトランジスタの製造方法において、
ゲート電極長を決定するためのサイドウオールと、高濃
度層を形成するためのサイドウオールとを別々にするこ
とにより、ゲート電極とソースあるいはドレインとのオ
ーバーラップをゼロにできる。
オーバーラップ型のＬＤＤ構造（逆Ｔ字型のゲート電
極）を有するＭＯＳトランジスタの製造方法において、
ゲート電極長を決定するためのサイドウオールと、高濃
度層を形成するためのサイドウオールとを別々にするこ
とにより、ゲート電極とソースあるいはドレインとのオ
ーバーラップをゼロにできる。
【００１７】この結果、従来の逆Ｔ字型ゲート電極を有
するＭＯＳトランジスタの欠点である寄生容量の増大，
およびバンド間トンネリングの発生という問題を解決
し、この構造のＭＯＳトランジスタの性能をさらに向上
させることが可能である。
するＭＯＳトランジスタの欠点である寄生容量の増大，
およびバンド間トンネリングの発生という問題を解決
し、この構造のＭＯＳトランジスタの性能をさらに向上
させることが可能である。
【図１】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図２】従来の集積回路装置の製造方法を説明するため
の工程順の断面図である。
の工程順の断面図である。
１ Ｐ型のシリコン基板 ２ フィールド酸化膜 ３ Ｐ型のチャネル・ストッパー ４ ゲート酸化膜 ５，５ａ，７ Ｎ型の多結晶シリコン膜 ６，６ａ 自然酸化膜 ８ Ｎ型の低濃度層 ９，９ａ，１１ サイドウオール １０，１０ａ Ｎ型の高濃度層
Claims (2)
- 【請求項１】 Ｐ型シリコン基板の一主表面上に、選択
的にフィールド酸化膜，ゲート酸化膜を形成する工程
と、 全面にＮ型の多結晶シリコン膜を堆積し、前記多結晶シ
リコン膜表面に自然酸化膜を形成し、全面に導伝体膜を
形成する工程と、 フォトリソグラフィにより、前記導伝体膜を所望の形状
にパターニングする工程と、 イオン注入により、前記シリコン基板の表面にＮ型の低
濃度層を形成する工程と、 全面に第１の絶縁膜を堆積し、ＲＩＥエッチバックによ
り、該導伝体膜の側面に前記第１の絶縁膜からなる第１
のサイドウオールを形成する工程と、 該導伝体膜および前記第１のサイドウオールをマスクに
して前記自然酸化膜および前記多結晶シリコン膜を順次
エッチングする工程と、 前記第１のサイドウオールを除去し、全面に第２の絶縁
膜を堆積し、ＲＩＥエッチバックにより、該導伝体膜の
側面，該自然酸化膜の側面，該多結晶シリコン膜の側
面，並びに前記第１のサイドウオールにより覆われてい
た該自然参加膜の上面を覆う前記第２の絶縁膜からなる
第２のサイドウオールを形成する工程と、 イオン注入により、前記シリコン基板の表面にＮ型の高
濃度層を形成する工程と、 全面に層間絶縁膜を堆積する工程と、 コンタクトホールを開孔する工程と、 配線金属を形成する工程と、 を有することを特徴とする集積回路装置の製造方法。 - 【請求項２】 前記第１の絶縁膜が窒化シリコン膜であ
ることを特徴とする請求項１記載の集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5866692A JPH05267334A (ja) | 1992-03-17 | 1992-03-17 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5866692A JPH05267334A (ja) | 1992-03-17 | 1992-03-17 | 集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267334A true JPH05267334A (ja) | 1993-10-15 |
Family
ID=13090914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5866692A Withdrawn JPH05267334A (ja) | 1992-03-17 | 1992-03-17 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550357B2 (en) | 2006-03-07 | 2009-06-23 | Oki Semiconductor Co., Ltd. | Semiconductor device and fabricating method thereof |
-
1992
- 1992-03-17 JP JP5866692A patent/JPH05267334A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550357B2 (en) | 2006-03-07 | 2009-06-23 | Oki Semiconductor Co., Ltd. | Semiconductor device and fabricating method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |