JPH05267592A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05267592A JPH05267592A JP4066053A JP6605392A JPH05267592A JP H05267592 A JPH05267592 A JP H05267592A JP 4066053 A JP4066053 A JP 4066053A JP 6605392 A JP6605392 A JP 6605392A JP H05267592 A JPH05267592 A JP H05267592A
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Abstract
(57)【要約】
【目的】 負の電源電位を用いることなく、正の電源電
位および接地電位のみで動作可能な半導体集積回路装置
を提供することである。 【構成】 信号レベルの異なる複数の信号が混在する半
導体集積回路装置は、正の電源電位ＶCCと接地電位ＧＮ
Ｄとを受けて、負の電圧ＶB を発生するチャージポンプ
回路２１を含んでいる。このチャージポンプ回路で発生
した負電圧または接地電位のいずれかが、入力信号レベ
ルに応じて、スイッチング回路２０によって選択され、
接地電位に接続されたコレクタおよび出力端子に接続さ
れたエミッタを有する出力段のバイポーラトランジスタ
２２のベースに与えられる。この結果、トランジスタ２
２のエミッタからは、変換されたレベルの出力信号が供
給される。
位および接地電位のみで動作可能な半導体集積回路装置
を提供することである。 【構成】 信号レベルの異なる複数の信号が混在する半
導体集積回路装置は、正の電源電位ＶCCと接地電位ＧＮ
Ｄとを受けて、負の電圧ＶB を発生するチャージポンプ
回路２１を含んでいる。このチャージポンプ回路で発生
した負電圧または接地電位のいずれかが、入力信号レベ
ルに応じて、スイッチング回路２０によって選択され、
接地電位に接続されたコレクタおよび出力端子に接続さ
れたエミッタを有する出力段のバイポーラトランジスタ
２２のベースに与えられる。この結果、トランジスタ２
２のエミッタからは、変換されたレベルの出力信号が供
給される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、たとえばＥＣＬ／ＴＴＬゲートアレイの
ような、レベルの異なる複数種類の信号が混在する半導
体集積回路装置に関する。
に関し、特に、たとえばＥＣＬ／ＴＴＬゲートアレイの
ような、レベルの異なる複数種類の信号が混在する半導
体集積回路装置に関する。
【０００２】
【従来の技術】近年、高速の計算機のような大規模シス
テムに用いられる、ゲートアレイなどの半導体集積回路
装置においては、ＥＣＬ系の信号レベルやＴＴＬ系の信
号レベルのように異なる種類の信号レベルが混在して用
いられる場合が増大しており、このため、これら複数種
類の信号レベルを同時に扱うことができる半導体集積回
路装置が開発されている。
テムに用いられる、ゲートアレイなどの半導体集積回路
装置においては、ＥＣＬ系の信号レベルやＴＴＬ系の信
号レベルのように異なる種類の信号レベルが混在して用
いられる場合が増大しており、このため、これら複数種
類の信号レベルを同時に扱うことができる半導体集積回
路装置が開発されている。
【０００３】図７は、このような従来の半導体集積回路
装置の一例として、ＥＣＬ／ＴＴＬ入出力を実現したゲ
ートアレイを示す概略ブロック図であり、たとえば電子
情報通信学会技術研究報告ＳＤＭ８９−６８の第３３頁
ないし第３８における「高集積ＥＣＬ／ＴＴＬゲートア
レイ」に開示されている。
装置の一例として、ＥＣＬ／ＴＴＬ入出力を実現したゲ
ートアレイを示す概略ブロック図であり、たとえば電子
情報通信学会技術研究報告ＳＤＭ８９−６８の第３３頁
ないし第３８における「高集積ＥＣＬ／ＴＴＬゲートア
レイ」に開示されている。
【０００４】図７を参照すると、ゲートアレイ１は主と
して、ＣＭＯＳで構成される内部ゲート４と、ＴＴＬ入
力バッファ２と、ＥＣＬ入力バッファ３と、ＴＴＬ出力
バッファ５と、ＥＣＬ出力バッファ６とを備えている。
ＴＴＬ入力バッファ２は、ゲートアレイ１の外部から入
力端子７を介して入力されたＴＴＬレベル（約０．８Ｖ
以下または約２Ｖ以上）の入力信号を、ＣＭＯＳレベル
（０Ｖ〜５Ｖ）の信号に変換して、ＣＭＯＳ内部ゲート
４に与える。また、ＥＣＬ入力バッファ３は、ゲートア
レイ１の外部から入力端子８を介して入力されたＥＣＬ
レベル（約−０．８Ｖ〜約−１．８Ｖ）の入力信号を、
ＣＭＯＳレベルの信号に変換して、ＣＭＯＳ内部ゲート
４に与える。ＣＭＯＳ内部ゲート４は、これらのＣＭＯ
Ｓレベルの入力信号に所定の論理演算を施し、ＣＭＯＳ
レベルの出力信号をＴＴＬ出力バッファ５およびＥＣＬ
出力バッファ６に与える。ＴＴＬ出力バッファ５は、Ｃ
ＭＯＳレベルの出力信号をＴＴＬレベルの出力信号に変
換して、出力端子９を介してゲートアレイ１の外部に出
力する。また、ＥＣＬ出力バッファ６は、ＣＭＯＳレベ
ルの出力信号をＥＣＬレベルの出力信号に変換して、出
力端子１０を介してゲートアレイ１の外部に出力する。
して、ＣＭＯＳで構成される内部ゲート４と、ＴＴＬ入
力バッファ２と、ＥＣＬ入力バッファ３と、ＴＴＬ出力
バッファ５と、ＥＣＬ出力バッファ６とを備えている。
ＴＴＬ入力バッファ２は、ゲートアレイ１の外部から入
力端子７を介して入力されたＴＴＬレベル（約０．８Ｖ
以下または約２Ｖ以上）の入力信号を、ＣＭＯＳレベル
（０Ｖ〜５Ｖ）の信号に変換して、ＣＭＯＳ内部ゲート
４に与える。また、ＥＣＬ入力バッファ３は、ゲートア
レイ１の外部から入力端子８を介して入力されたＥＣＬ
レベル（約−０．８Ｖ〜約−１．８Ｖ）の入力信号を、
ＣＭＯＳレベルの信号に変換して、ＣＭＯＳ内部ゲート
４に与える。ＣＭＯＳ内部ゲート４は、これらのＣＭＯ
Ｓレベルの入力信号に所定の論理演算を施し、ＣＭＯＳ
レベルの出力信号をＴＴＬ出力バッファ５およびＥＣＬ
出力バッファ６に与える。ＴＴＬ出力バッファ５は、Ｃ
ＭＯＳレベルの出力信号をＴＴＬレベルの出力信号に変
換して、出力端子９を介してゲートアレイ１の外部に出
力する。また、ＥＣＬ出力バッファ６は、ＣＭＯＳレベ
ルの出力信号をＥＣＬレベルの出力信号に変換して、出
力端子１０を介してゲートアレイ１の外部に出力する。
【０００５】なお、これらのバッファ２，３，５および
６と、ＣＭＯＳ内部ゲート４とには、端子１１を介して
正の電源電位ＶCCが、端子１２および１４を介して接地
電位ＧＮＤが供給されている。これに加えて、ＥＣＬ系
のバッファ３および６には、端子１３を介して負の電源
電位ＶEEが供給されている。
６と、ＣＭＯＳ内部ゲート４とには、端子１１を介して
正の電源電位ＶCCが、端子１２および１４を介して接地
電位ＧＮＤが供給されている。これに加えて、ＥＣＬ系
のバッファ３および６には、端子１３を介して負の電源
電位ＶEEが供給されている。
【０００６】この図７に示したゲートアレイ１を構成す
る各要素２ないし６については、前述の文献に詳細に説
明されているので、ここではその詳細な説明を省略し、
ＴＴＬ出力バッファ５およびＥＣＬ出力バッファ６の構
成例を例示するに止める。
る各要素２ないし６については、前述の文献に詳細に説
明されているので、ここではその詳細な説明を省略し、
ＴＴＬ出力バッファ５およびＥＣＬ出力バッファ６の構
成例を例示するに止める。
【０００７】図８は、上述のＴＴＬ出力バッファ５の構
成例を示す回路図であり、図９は、上述のＥＣＬ出力バ
ッファ６の構成例を示す回路図である。また、図１０
は、ＴＴＬおよびＥＣＬのそれぞれの出力振幅を示す波
形図である。
成例を示す回路図であり、図９は、上述のＥＣＬ出力バ
ッファ６の構成例を示す回路図である。また、図１０
は、ＴＴＬおよびＥＣＬのそれぞれの出力振幅を示す波
形図である。
【０００８】図８に示すように、ＴＴＬ出力バッファ５
は、０Ｖ〜５ＶのＣＭＯＳレベルの出力を、約０．８Ｖ
以下または約２Ｖ以上のＴＴＬレベルに変換するため
に、正の電源電位ＶCC（＝＋５Ｖ）と接地電位ＧＮＤと
を必要としている。
は、０Ｖ〜５ＶのＣＭＯＳレベルの出力を、約０．８Ｖ
以下または約２Ｖ以上のＴＴＬレベルに変換するため
に、正の電源電位ＶCC（＝＋５Ｖ）と接地電位ＧＮＤと
を必要としている。
【０００９】一方、図９に示すように、ＥＣＬ出力バッ
ファ６は、０Ｖ〜５ＶのＣＭＯＳレベルの出力を、約−
０．８Ｖ〜約−１．８ＶのＥＣＬレベルに変換するため
に、正の電源電位ＶCCおよび接地電位ＧＮＤに加えて、
負の電源電位ＶEE（＝−４．５Ｖ）を必要としている。
これは、ＴＴＬ出力バッファ２およびＥＣＬ入力バッフ
ァ３についても同じであり、したがってゲートアレイ１
全体として、正、負および接地の３種類の電源が必要と
なる。
ファ６は、０Ｖ〜５ＶのＣＭＯＳレベルの出力を、約−
０．８Ｖ〜約−１．８ＶのＥＣＬレベルに変換するため
に、正の電源電位ＶCCおよび接地電位ＧＮＤに加えて、
負の電源電位ＶEE（＝−４．５Ｖ）を必要としている。
これは、ＴＴＬ出力バッファ２およびＥＣＬ入力バッフ
ァ３についても同じであり、したがってゲートアレイ１
全体として、正、負および接地の３種類の電源が必要と
なる。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
ＥＣＬ／ＴＴＬ入出力を有するゲートアレイでは、３種
類の電源電位を必要とするため、電源の種類が増大し、
全体として回路構成が複雑化しかつ製造コストが上昇す
るという問題点があった。
ＥＣＬ／ＴＴＬ入出力を有するゲートアレイでは、３種
類の電源電位を必要とするため、電源の種類が増大し、
全体として回路構成が複雑化しかつ製造コストが上昇す
るという問題点があった。
【００１１】したがって、この発明の目的は、一方の信
号レベル（ＴＴＬ系）の入出力バッファが正および接地
の２種類の電源電位しか必要としていないことに鑑み、
他方の信号レベル（ＥＣＬ系）の入出力バッファも正お
よび接地の２種類の電源電位のみで動作するようにする
ことにより、半導体集積回路装置全体として必要な電源
の種類を減少させ、半導体集積回路装置全体の回路構成
を簡略化し、製造コストの低減を図ることである。
号レベル（ＴＴＬ系）の入出力バッファが正および接地
の２種類の電源電位しか必要としていないことに鑑み、
他方の信号レベル（ＥＣＬ系）の入出力バッファも正お
よび接地の２種類の電源電位のみで動作するようにする
ことにより、半導体集積回路装置全体として必要な電源
の種類を減少させ、半導体集積回路装置全体の回路構成
を簡略化し、製造コストの低減を図ることである。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、第１の所定の電圧範囲内で変動する信号
レベルの入力を受ける入力端子と、第２の所定の電圧範
囲内で変動する信号レベルの出力を供給する出力端子
と、正の電源電位を供給する第１の電源手段と、接地電
位を供給する第２の電源手段と、正の電源電位および接
地電位に応じて、負の電圧を発生する負電圧発生手段
と、入力端子に入力された信号レベルに応じて、接地電
位または負電圧のいずれかを選択して出力するスイッチ
ング手段と、第２の電源手段に接続された第１の導通端
子と出力端子に接続された第２の導通端子とスイッチン
グ手段の出力に接続された制御端子とを有するバイポー
ラトランジスタとを備えている。
積回路装置は、第１の所定の電圧範囲内で変動する信号
レベルの入力を受ける入力端子と、第２の所定の電圧範
囲内で変動する信号レベルの出力を供給する出力端子
と、正の電源電位を供給する第１の電源手段と、接地電
位を供給する第２の電源手段と、正の電源電位および接
地電位に応じて、負の電圧を発生する負電圧発生手段
と、入力端子に入力された信号レベルに応じて、接地電
位または負電圧のいずれかを選択して出力するスイッチ
ング手段と、第２の電源手段に接続された第１の導通端
子と出力端子に接続された第２の導通端子とスイッチン
グ手段の出力に接続された制御端子とを有するバイポー
ラトランジスタとを備えている。
【００１３】
【作用】この発明に係る半導体集積回路装置において
は、供給される正の電源電位および接地電位に基づい
て、半導体集積回路装置内で負電圧を発生し、この負電
圧または接地電位によって出力段のバイポーラトランジ
スタを駆動するように構成しているので、別途負の電源
電位を供給する電源手段を設けることなく、異なるレベ
ルの信号間のレベル変換を実現することができる。
は、供給される正の電源電位および接地電位に基づい
て、半導体集積回路装置内で負電圧を発生し、この負電
圧または接地電位によって出力段のバイポーラトランジ
スタを駆動するように構成しているので、別途負の電源
電位を供給する電源手段を設けることなく、異なるレベ
ルの信号間のレベル変換を実現することができる。
【００１４】
【実施例】図１は、この発明の一実施例が適用されたゲ
ートアレイを示す概略ブロック図であり、図７の従来例
と異なる点は、ＥＣＬ入力バッファ３０およびＥＣＬ出
力バッファ６０に負の電源電位ＶEE（＝−４．５Ｖ）が
供給されていない点である。
ートアレイを示す概略ブロック図であり、図７の従来例
と異なる点は、ＥＣＬ入力バッファ３０およびＥＣＬ出
力バッファ６０に負の電源電位ＶEE（＝−４．５Ｖ）が
供給されていない点である。
【００１５】図２は、図１に示したゲートアレイのう
ち、ＥＣＬ出力バッファ６０の構成を示す回路図であ
る。図２において、図１のＣＭＯＳ内部ゲート４からの
ＣＭＯＳレベルの出力信号は、入力端子２４を介して、
スイッチング回路２０に制御入力として与えられる。図
２の破線で示したスイッチング回路２０は、機能的に表
現すると、直列に接続された２つのスイッチ２０ａおよ
び２０ｂからなり、これらのスイッチ２０ａおよび２０
ｂの開閉は、それぞれ、上述のＣＭＯＳレベルの出力信
号と、この出力信号をインバータ２０ｃで反転して得ら
れた信号とによって、相補的に制御される。
ち、ＥＣＬ出力バッファ６０の構成を示す回路図であ
る。図２において、図１のＣＭＯＳ内部ゲート４からの
ＣＭＯＳレベルの出力信号は、入力端子２４を介して、
スイッチング回路２０に制御入力として与えられる。図
２の破線で示したスイッチング回路２０は、機能的に表
現すると、直列に接続された２つのスイッチ２０ａおよ
び２０ｂからなり、これらのスイッチ２０ａおよび２０
ｂの開閉は、それぞれ、上述のＣＭＯＳレベルの出力信
号と、この出力信号をインバータ２０ｃで反転して得ら
れた信号とによって、相補的に制御される。
【００１６】スイッチ２０ａの一端は接地され、他端
は、スイッチ２０ｂの一端とともに、このＥＣＬ出力バ
ッファ回路の出力段を構成するバイポーラトランジスタ
２２のベースに接続される。また、スイッチ２０ｂの他
端は、後述するチャージポンプ回路２１の負電圧出力に
接続される。なお、スイッチング回路２０の実際の回路
構成は、図３に示すように、スイッチ２０ａおよび２０
ｂを２つのトランスファーゲートを用いて実現するよう
に構成してもよい。さらに、バイポーラトランジスタ２
２のコレクタは、接地電位に接続され、エミッタは、Ｅ
ＣＬ出力バッファ回路の出力端子２５に接続されてい
る。
は、スイッチ２０ｂの一端とともに、このＥＣＬ出力バ
ッファ回路の出力段を構成するバイポーラトランジスタ
２２のベースに接続される。また、スイッチ２０ｂの他
端は、後述するチャージポンプ回路２１の負電圧出力に
接続される。なお、スイッチング回路２０の実際の回路
構成は、図３に示すように、スイッチ２０ａおよび２０
ｂを２つのトランスファーゲートを用いて実現するよう
に構成してもよい。さらに、バイポーラトランジスタ２
２のコレクタは、接地電位に接続され、エミッタは、Ｅ
ＣＬ出力バッファ回路の出力端子２５に接続されてい
る。
【００１７】図２において、チャージポンプ回路２１
は、正の電源電位ＶCCおよび接地電位ＧＮＤを受けて、
負の電圧ＶB を供給し、前述のようにスイッチ２０ｂの
他端に供給する。なお、この負電圧ＶB は、容量Ｃのキ
ャパシタ２３によってその安定化が図られている。
は、正の電源電位ＶCCおよび接地電位ＧＮＤを受けて、
負の電圧ＶB を供給し、前述のようにスイッチ２０ｂの
他端に供給する。なお、この負電圧ＶB は、容量Ｃのキ
ャパシタ２３によってその安定化が図られている。
【００１８】したがって、スイッチング回路２０は、Ｃ
ＭＯＳレベルの出力信号に応じて、接地電位ＧＮＤまた
は負電圧ＶB のいずれかを選択して、出力段のバイポー
ラトランジスタ２２のベースに印加する。このバイポー
ラトランジスタ２２は、オンしているときには、エミッ
タの電圧がベースの電圧よりも約０．７Ｖ程度低いとい
う性質を有している。したがって、スイッチング回路２
０によって接地電位が選択されてバイポーラトランジス
タ２２のベースに印加されたときには、出力電圧は約−
０．７Ｖ程度となる。一方、負電圧ＶB を約−１Ｖ程度
に設定しておくと、スイッチング回路２０によって負電
圧ＶB が選択されてバイポーラトランジスタ２２のベー
スに印加されたときには、出力電圧は約−１．７Ｖ程度
となる。ここで、トランジスタ２２のコレクタやエミッ
タの寄生抵抗を考慮すれば、出力端子２５における出力
振幅は、−１．８Ｖ〜−０．８Ｖ程度となり、ＥＣＬレ
ベルの信号を出力することが可能となる。
ＭＯＳレベルの出力信号に応じて、接地電位ＧＮＤまた
は負電圧ＶB のいずれかを選択して、出力段のバイポー
ラトランジスタ２２のベースに印加する。このバイポー
ラトランジスタ２２は、オンしているときには、エミッ
タの電圧がベースの電圧よりも約０．７Ｖ程度低いとい
う性質を有している。したがって、スイッチング回路２
０によって接地電位が選択されてバイポーラトランジス
タ２２のベースに印加されたときには、出力電圧は約−
０．７Ｖ程度となる。一方、負電圧ＶB を約−１Ｖ程度
に設定しておくと、スイッチング回路２０によって負電
圧ＶB が選択されてバイポーラトランジスタ２２のベー
スに印加されたときには、出力電圧は約−１．７Ｖ程度
となる。ここで、トランジスタ２２のコレクタやエミッ
タの寄生抵抗を考慮すれば、出力端子２５における出力
振幅は、−１．８Ｖ〜−０．８Ｖ程度となり、ＥＣＬレ
ベルの信号を出力することが可能となる。
【００１９】次に、図２に示したチャージポンプ回路２
１の構成および動作について詳細に説明する。まず、図
４は、このチャージポンプ回路２１が、第１の状態にあ
るときの、その回路構成を示しており、（ａ）は実際の
接続関係を、そして（ｂ）はその場合の等価回路を示し
ている。また、図５は、このチャージポンプ回路２１
が、第２の状態にあるときの、その回路構成を示してお
り、（ａ）は実際の接続関係を、そして（ｂ）はその場
合の等価回路を示している。さらに、図６は、このチャ
ージポンプ回路２１の動作を説明するためのタイミング
図である。図６において、（ａ），（ｂ），（ｃ）およ
び（ｄ）は、それぞれ、図４および図５に示したチャー
ジポンプ回路２１のスイッチ３１，３２，３４および３
５のオン・オフのタイミングを示している。
１の構成および動作について詳細に説明する。まず、図
４は、このチャージポンプ回路２１が、第１の状態にあ
るときの、その回路構成を示しており、（ａ）は実際の
接続関係を、そして（ｂ）はその場合の等価回路を示し
ている。また、図５は、このチャージポンプ回路２１
が、第２の状態にあるときの、その回路構成を示してお
り、（ａ）は実際の接続関係を、そして（ｂ）はその場
合の等価回路を示している。さらに、図６は、このチャ
ージポンプ回路２１の動作を説明するためのタイミング
図である。図６において、（ａ），（ｂ），（ｃ）およ
び（ｄ）は、それぞれ、図４および図５に示したチャー
ジポンプ回路２１のスイッチ３１，３２，３４および３
５のオン・オフのタイミングを示している。
【００２０】まず、スイッチ３１および３４がオンし、
スイッチ３２および３５がオフする第１の状態（図４）
において、電源電位ＶCCによって、キャパシタ３３が充
電される。次に、スイッチ３２および３５がオンし、ス
イッチ３１および３４がオフする第２の状態（図４）に
おいては、上述の第１の状態において充電されているキ
ャパシタ３３の電極Ｂから負の電位−ＶCCが後段の回路
に伝達される。
スイッチ３２および３５がオフする第１の状態（図４）
において、電源電位ＶCCによって、キャパシタ３３が充
電される。次に、スイッチ３２および３５がオンし、ス
イッチ３１および３４がオフする第２の状態（図４）に
おいては、上述の第１の状態において充電されているキ
ャパシタ３３の電極Ｂから負の電位−ＶCCが後段の回路
に伝達される。
【００２１】ここで、前述のようにチャージポンプ回路
２１の負電圧出力ＶB を−１Ｖに設定する場合について
説明する。バイポーラトランジスタ３７がオンする条件
は、そのベース・エミッタ間電圧が０．７Ｖになること
である。したがって、ＶB ＝−１Ｖとするためには、ト
ランジスタ３７のベース電圧を、−１＋０．７＝−０．
３Ｖとすればよい。このため、抵抗３８および３９の抵
抗値ｒ1 ：ｒ2 を、約３：７に設定すれば、上述の条件
を実現することができる。そして、出力負電圧ＶB が−
１Ｖ以下になると、トランジスタ３７がオンして電流を
注入し、負電圧ＶB を−１Ｖにまで引上げる。一方、出
力負電圧ＶB が−１Ｖ以上になると、トランジスタ３７
はオフし、電圧ＶB は−１Ｖに維持されることになる。
２１の負電圧出力ＶB を−１Ｖに設定する場合について
説明する。バイポーラトランジスタ３７がオンする条件
は、そのベース・エミッタ間電圧が０．７Ｖになること
である。したがって、ＶB ＝−１Ｖとするためには、ト
ランジスタ３７のベース電圧を、−１＋０．７＝−０．
３Ｖとすればよい。このため、抵抗３８および３９の抵
抗値ｒ1 ：ｒ2 を、約３：７に設定すれば、上述の条件
を実現することができる。そして、出力負電圧ＶB が−
１Ｖ以下になると、トランジスタ３７がオンして電流を
注入し、負電圧ＶB を−１Ｖにまで引上げる。一方、出
力負電圧ＶB が−１Ｖ以上になると、トランジスタ３７
はオフし、電圧ＶB は−１Ｖに維持されることになる。
【００２２】以上のように、上述の実施例によれば、半
導体チップ内で安定化された負電圧を発生し、この負電
圧によって、ＥＣＬ出力バッファの出力段のバイポーラ
トランジスタを駆動しているので、別途負の電源を準備
する必要がなくなり、図１に示すようにゲートアレイ全
体を正の電源電位および接地電位だけで動作することが
可能になる。
導体チップ内で安定化された負電圧を発生し、この負電
圧によって、ＥＣＬ出力バッファの出力段のバイポーラ
トランジスタを駆動しているので、別途負の電源を準備
する必要がなくなり、図１に示すようにゲートアレイ全
体を正の電源電位および接地電位だけで動作することが
可能になる。
【００２３】
【発明の効果】以上のように、この発明によれば、半導
体集積回路装置は、第１の所定の電圧範囲内で変動する
信号レベルの入力を受ける入力端子と、第２の所定の電
圧範囲内で変動する信号レベルの出力を供給する出力端
子と、正の電源電位を供給する第１の電源手段と、接地
電位を供給する第２の電源手段と、正の電源電位および
接地電位に応じて、負の電圧を発生する負電圧発生手段
と、入力端子に入力された信号レベルに応じて、接地電
位または負電圧のいずれかを選択して出力するスイッチ
ング手段と、第２の電源手段に接続された第１の導通端
子と、出力端子に接続された第２の導通端子と、スイッ
チング手段の出力に接続された制御端子とを有するバイ
ポーラトランジスタを有するように構成されているの
で、別途負の電源電位を供給する電源手段を設けること
なく、異なるレベルの信号間の変換を実現することがで
きる。
体集積回路装置は、第１の所定の電圧範囲内で変動する
信号レベルの入力を受ける入力端子と、第２の所定の電
圧範囲内で変動する信号レベルの出力を供給する出力端
子と、正の電源電位を供給する第１の電源手段と、接地
電位を供給する第２の電源手段と、正の電源電位および
接地電位に応じて、負の電圧を発生する負電圧発生手段
と、入力端子に入力された信号レベルに応じて、接地電
位または負電圧のいずれかを選択して出力するスイッチ
ング手段と、第２の電源手段に接続された第１の導通端
子と、出力端子に接続された第２の導通端子と、スイッ
チング手段の出力に接続された制御端子とを有するバイ
ポーラトランジスタを有するように構成されているの
で、別途負の電源電位を供給する電源手段を設けること
なく、異なるレベルの信号間の変換を実現することがで
きる。
【図１】この発明の一実施例によるゲートアレイを示す
概略ブロック図である。
概略ブロック図である。
【図２】この発明の一実施例によるＥＣＬ出力バッファ
の構成を示す回路図である。
の構成を示す回路図である。
【図３】この発明の一実施例によるスイッチング回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図４】第１の状態におけるチャージポンプ回路の構成
を示す回路図である。
を示す回路図である。
【図５】第２の状態におけるチャージポンプ回路の構成
を示す回路図である。
を示す回路図である。
【図６】この発明の一実施例の動作を説明するためのタ
イミング図である。
イミング図である。
【図７】従来のゲートアレイの構成を示す概略ブロック
図である。
図である。
【図８】従来のＴＴＬ出力バッファの構成を示す回路図
である。
である。
【図９】従来のＥＣＬ出力バッファの構成を示す回路図
である。
である。
【図１０】ＴＴＬレベルおよびＥＣＬレベルの出力振幅
を示す波形図である。
を示す波形図である。
１ ゲートアレイ ２ ＴＴＬ入力バッファ ３，３０ ＥＣＬ入力バッファ ４ ＣＭＯＳ内部ゲート ５ ＴＴＬ出力バッファ ６，６０ ＥＣＬ出力バッファ ２０ スイッチング回路 ２１ チャージポンプ回路 ２２ バイポーラトランジスタ ２３ 安定化キャパシタ なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】 第１の所定の電圧範囲内で変動する信号
レベルの入力を受ける入力端子と、 第２の所定の電圧範囲内で変動する信号レベルの出力を
供給する出力端子と、 正の電源電位を供給する第１の電源手段と、 接地電位を供給する第２の電源手段と、 前記正の電源電位および前記接地電位に応じて、負の電
圧を発生する負電圧発生手段と、 前記入力端子に入力された信号レベルに応じて、前記接
地電位または前記負電圧のいずれかを選択して出力する
スイッチング手段と、 前記第２の電源手段に接続された第１の導通端子と、前
記出力端子に接続された第２の導通端子と、前記スイッ
チング手段の出力に接続された制御端子とを有するバイ
ポーラトランジスタとを備えた、半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066053A JPH05267592A (ja) | 1992-03-24 | 1992-03-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066053A JPH05267592A (ja) | 1992-03-24 | 1992-03-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267592A true JPH05267592A (ja) | 1993-10-15 |
Family
ID=13304751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066053A Withdrawn JPH05267592A (ja) | 1992-03-24 | 1992-03-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002062843A (ja) * | 1999-06-30 | 2002-02-28 | Fujitsu Ltd | 駆動装置、駆動方法、プラズマディスプレイパネルの電源回路およびプラズマディスプレイパネル駆動用パルス電圧発生回路 |
-
1992
- 1992-03-24 JP JP4066053A patent/JPH05267592A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002062843A (ja) * | 1999-06-30 | 2002-02-28 | Fujitsu Ltd | 駆動装置、駆動方法、プラズマディスプレイパネルの電源回路およびプラズマディスプレイパネル駆動用パルス電圧発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |