JPH05267603A - 集積回路 - Google Patents
集積回路Info
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- JPH05267603A JPH05267603A JP4330805A JP33080592A JPH05267603A JP H05267603 A JPH05267603 A JP H05267603A JP 4330805 A JP4330805 A JP 4330805A JP 33080592 A JP33080592 A JP 33080592A JP H05267603 A JPH05267603 A JP H05267603A
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- 239000000872 buffer Substances 0.000 claims abstract description 34
- 230000005669 field effect Effects 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims 5
- 238000000034 method Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】高速ＴＴＬ−ＣＭＯＳ入力バッファーは、入力
電圧がＶDDとＶSS（例えば２．０ボルト）の間の中央部
に保たれる時、入力トランジスタを介して多量の電源電
流を消費する。本発明の入力バッファーは、この電流を
制限する。 【構成】入力インバータにおいてｐチャンネルプルアッ
プトランジスタ（２１）と直列な抵抗（２７）を含む。
さらに、高速動作を保つために、ｐチャンネル分路トラ
ンジスタが、抵抗と並列に配置され、バッファー出力信
号（ＶOUT ）で制御される。この分路トランジスタ（２
８）は、バッファー出力が低くなる時に回路から抵抗を
効果的にバイパスし、それにより高速動作を与える。
電圧がＶDDとＶSS（例えば２．０ボルト）の間の中央部
に保たれる時、入力トランジスタを介して多量の電源電
流を消費する。本発明の入力バッファーは、この電流を
制限する。 【構成】入力インバータにおいてｐチャンネルプルアッ
プトランジスタ（２１）と直列な抵抗（２７）を含む。
さらに、高速動作を保つために、ｐチャンネル分路トラ
ンジスタが、抵抗と並列に配置され、バッファー出力信
号（ＶOUT ）で制御される。この分路トランジスタ（２
８）は、バッファー出力が低くなる時に回路から抵抗を
効果的にバイパスし、それにより高速動作を与える。
Description
【０００１】
【産業上の利用分野】本発明は、相補型（例えばＣＭＯ
Ｓ）入力バッファーを備えた集積回路に関する。
Ｓ）入力バッファーを備えた集積回路に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は、該ＩＣにデジタル
またはアナログ信号を供給する外部回路網とインターフ
ェースさせるために１またはそれ以上の入力バッファー
を使用する。ＣＭＯＳ（Complementary Metal Oxide Se
miconductor)集積回路の場合は、この入力バッファーは
典型的に図１の形態をとる。入力電圧Ｖinは、入力イン
バータ相補対を形成するｐチャンネルプルアップトラン
ジスタ１１及びｎチャンネルプルダウントランジスタ１
２のゲートに印加される。入力トランジスタ１１及び１
２のドレインは、出力インバータ相補対のトランジスタ
１４及び１５のゲートをドライブする共通ノード１３に
結合される。この出力インバータは、通常、バッファー
出力ノード１６からＩＣ上の色々な他の回路網をドライ
ブするための付加的な能力を提供するために含まれてい
る。バッファー動作の１つの基準は、入力が入力インバ
ータ対のスイッチングスレショールド（典型的に約１．
５ボルト）を越す時間乃至出力（ノード１６）が１／２
ＶDDの電圧（典型的に約２．５ボルト）を越す時間の差
である伝送遅延である。もう１つの基準は、入力インバ
ータを流れる電流Ｉ1 に大部分を依存する電力消費であ
る。トランジスタトランジスタロジック（ＴＴＬ）電圧
レベルを受け入れるように設計されたバッファーの場合
は、電流Ｉ1 は望ましくない大きさになることがある。
これは、ＴＴＬロジックレベルが最悪の場合０．８ボル
ト（低い方）または２．０ボルト（高い方）になるため
である。これらの電圧は、通常、ＣＭＯＳトランジスタ
１１及び１２の導通スレショールド以上である。すなわ
ち、ｐチャンネル入力トランジスタ（１１）とｎチャン
ネル入力トランジスタ（１２）は、どちらもＶin＝０．
８ボルトで導通し、また典型的にＶin＝２．０ボルトで
もっとよく導通し得る。したがって、ＴＴＬ入力信号が
供給される時、ＤＣ電圧はこれらのレベルになるので、
比較的大きな電流Ｉ1 が流れ、入力バッファーによる望
ましくない高電力消費を引き起こすことがある。この電
流量を制限する１つの技術は、入力トランジスタをもっ
と小さくしてそれらのオン抵抗を増加させることであ
る。しかしながら、それは、入力トランジスタの速度を
制限するという望ましくない効果を持つ。このため、こ
の問題の解決は他の方法に求められた。
またはアナログ信号を供給する外部回路網とインターフ
ェースさせるために１またはそれ以上の入力バッファー
を使用する。ＣＭＯＳ（Complementary Metal Oxide Se
miconductor)集積回路の場合は、この入力バッファーは
典型的に図１の形態をとる。入力電圧Ｖinは、入力イン
バータ相補対を形成するｐチャンネルプルアップトラン
ジスタ１１及びｎチャンネルプルダウントランジスタ１
２のゲートに印加される。入力トランジスタ１１及び１
２のドレインは、出力インバータ相補対のトランジスタ
１４及び１５のゲートをドライブする共通ノード１３に
結合される。この出力インバータは、通常、バッファー
出力ノード１６からＩＣ上の色々な他の回路網をドライ
ブするための付加的な能力を提供するために含まれてい
る。バッファー動作の１つの基準は、入力が入力インバ
ータ対のスイッチングスレショールド（典型的に約１．
５ボルト）を越す時間乃至出力（ノード１６）が１／２
ＶDDの電圧（典型的に約２．５ボルト）を越す時間の差
である伝送遅延である。もう１つの基準は、入力インバ
ータを流れる電流Ｉ1 に大部分を依存する電力消費であ
る。トランジスタトランジスタロジック（ＴＴＬ）電圧
レベルを受け入れるように設計されたバッファーの場合
は、電流Ｉ1 は望ましくない大きさになることがある。
これは、ＴＴＬロジックレベルが最悪の場合０．８ボル
ト（低い方）または２．０ボルト（高い方）になるため
である。これらの電圧は、通常、ＣＭＯＳトランジスタ
１１及び１２の導通スレショールド以上である。すなわ
ち、ｐチャンネル入力トランジスタ（１１）とｎチャン
ネル入力トランジスタ（１２）は、どちらもＶin＝０．
８ボルトで導通し、また典型的にＶin＝２．０ボルトで
もっとよく導通し得る。したがって、ＴＴＬ入力信号が
供給される時、ＤＣ電圧はこれらのレベルになるので、
比較的大きな電流Ｉ1 が流れ、入力バッファーによる望
ましくない高電力消費を引き起こすことがある。この電
流量を制限する１つの技術は、入力トランジスタをもっ
と小さくしてそれらのオン抵抗を増加させることであ
る。しかしながら、それは、入力トランジスタの速度を
制限するという望ましくない効果を持つ。このため、こ
の問題の解決は他の方法に求められた。
【０００３】実際に首尾よく採用された１つの技術は、
本件と共に譲渡された米国特許第4,672,243 号に示され
ている。その技術は、第１のインバータの入力に接続さ
れた昇圧手段を制御するための遷移検出器を使用し、
「フィードフォワード」技術を考慮に入れられる。しか
しながら、その技術は比較的多数のトランジスタを追加
する必要がある。別のアプローチにおいては、電圧降下
トランジスタが正電源（ボルトDD）とｐチャンネル入力
トランジスタの間に挿入される。例えば、米国特許第4,
471,242 号参照。減じられた動作電圧は、ロジック
「１」の最低レベルの時にｐチャンネル入力トランジス
タがオンするのを防ぐ。しかしながら、そのアプローチ
は、典型的に動作速度を相当減少させる結果となる。
本件と共に譲渡された米国特許第4,672,243 号に示され
ている。その技術は、第１のインバータの入力に接続さ
れた昇圧手段を制御するための遷移検出器を使用し、
「フィードフォワード」技術を考慮に入れられる。しか
しながら、その技術は比較的多数のトランジスタを追加
する必要がある。別のアプローチにおいては、電圧降下
トランジスタが正電源（ボルトDD）とｐチャンネル入力
トランジスタの間に挿入される。例えば、米国特許第4,
471,242 号参照。減じられた動作電圧は、ロジック
「１」の最低レベルの時にｐチャンネル入力トランジス
タがオンするのを防ぐ。しかしながら、そのアプローチ
は、典型的に動作速度を相当減少させる結果となる。
【０００４】
【発明の概要】私は、入力信号範囲の一部にわたって入
力インバータに流れる電流を制限する帰還信号を有する
集積回路入力バッファーを発明した。好適な実施態様に
おいて、抵抗手段が、入力プルアップまたはプルダウン
トランジスタへＤＣ電流を供給する電源リード線と直列
に配置される。帰還信号に応答するスイッチング手段
が、バッファー出力信号が所定のスレショールドを越す
時に抵抗手段を効果的にバイパスするために接続され
る。
力インバータに流れる電流を制限する帰還信号を有する
集積回路入力バッファーを発明した。好適な実施態様に
おいて、抵抗手段が、入力プルアップまたはプルダウン
トランジスタへＤＣ電流を供給する電源リード線と直列
に配置される。帰還信号に応答するスイッチング手段
が、バッファー出力信号が所定のスレショールドを越す
時に抵抗手段を効果的にバイパスするために接続され
る。
【０００５】
【実施例】以下の詳細な説明は、相補対入力インバータ
を含む少なくとも１つの入力バッファーを備えた集積回
路に関する。図２に、ＣＭＯＳ技術で実行された場合の
本発明の例示的実施態様が示される。入力インバータ
は、相補トランジスタ対２１及び２２を含み、これに対
して出力インバータは、相補トランジスタ対２４及び２
５を含む。さらに、抵抗手段が、トランジスタ２１と直
列に、すなわちトランジスタ２１のソースと正電源（Ｖ
DD）の間に、配置される。典型的な場合、抵抗手段は、
図のように、ＶSSに接続されたゲートを有するｐチャン
ネルトランジスタ（２７）を使用して提供される。ｐチ
ャンネル“分路”トランジスタ（２８）は、抵抗手段と
並列に配置され、該トランジスタ（２８）のゲートは出
力ノード（２６）へ接続される。動作において、入力イ
ンバータトランジスタ２１及び２２を流れるチャンネル
電流は、分路トランジスタ２８が非導通になっている間
は抵抗手段によって制限される。これは、入力インバー
タを流れるＤＣ電力をかなり減少させる。分路トランジ
スタ２８が導通すると、抵抗手段は効果的にバイパスさ
れ、高速動作が得られる。
を含む少なくとも１つの入力バッファーを備えた集積回
路に関する。図２に、ＣＭＯＳ技術で実行された場合の
本発明の例示的実施態様が示される。入力インバータ
は、相補トランジスタ対２１及び２２を含み、これに対
して出力インバータは、相補トランジスタ対２４及び２
５を含む。さらに、抵抗手段が、トランジスタ２１と直
列に、すなわちトランジスタ２１のソースと正電源（Ｖ
DD）の間に、配置される。典型的な場合、抵抗手段は、
図のように、ＶSSに接続されたゲートを有するｐチャン
ネルトランジスタ（２７）を使用して提供される。ｐチ
ャンネル“分路”トランジスタ（２８）は、抵抗手段と
並列に配置され、該トランジスタ（２８）のゲートは出
力ノード（２６）へ接続される。動作において、入力イ
ンバータトランジスタ２１及び２２を流れるチャンネル
電流は、分路トランジスタ２８が非導通になっている間
は抵抗手段によって制限される。これは、入力インバー
タを流れるＤＣ電力をかなり減少させる。分路トランジ
スタ２８が導通すると、抵抗手段は効果的にバイパスさ
れ、高速動作が得られる。
【０００６】この動作は以下の順序を考慮することによ
って理解され得る。
って理解され得る。
【０００７】（１）Ｖin（ノード２０）が低い（０ボル
ト）時は、入力インバータの出力ノード（２３）は高く
なると共に、出力インバータの出力ノード（２６）は低
くなる。したがって、トランジスタ２８はオン（導通）
し、ノード２９はＶDDに維持される。Ｖinが増加して入
力インバータのスイッチングスレショールドを越えた
時、ノード２３は低くなると共にノード２６は高くな
り、トランジスタ２８をオフ（非導通）にする。典型的
なＴＴＬ入力バッファーにおいて、入力インバータのス
イッチングスレショールドは約１．５ボルトに設定され
る。トランジスタ２８がオフの時、入力インバータを流
れることができる唯一のＤＣ電流は、トランジスタ２７
である抵抗手段を介する。典型的な場合、これは、Ｖin
＝２ボルトの時入力インバータを通常流れるであろう電
流より少ない電流の大きさにだいたいなる。そのため、
この模範的な場合は、抵抗手段は１．５乃至５ボルトの
Ｖinの範囲の間入力インバータの電流路に含まれる。
ト）時は、入力インバータの出力ノード（２３）は高く
なると共に、出力インバータの出力ノード（２６）は低
くなる。したがって、トランジスタ２８はオン（導通）
し、ノード２９はＶDDに維持される。Ｖinが増加して入
力インバータのスイッチングスレショールドを越えた
時、ノード２３は低くなると共にノード２６は高くな
り、トランジスタ２８をオフ（非導通）にする。典型的
なＴＴＬ入力バッファーにおいて、入力インバータのス
イッチングスレショールドは約１．５ボルトに設定され
る。トランジスタ２８がオフの時、入力インバータを流
れることができる唯一のＤＣ電流は、トランジスタ２７
である抵抗手段を介する。典型的な場合、これは、Ｖin
＝２ボルトの時入力インバータを通常流れるであろう電
流より少ない電流の大きさにだいたいなる。そのため、
この模範的な場合は、抵抗手段は１．５乃至５ボルトの
Ｖinの範囲の間入力インバータの電流路に含まれる。
【０００８】（２）Ｖinが高い値から減少してくると、
分路トランジスタ２８が最初にオフになる。Ｖinが入力
インバータのスイッチングスレショールド（例えば１．
５ボルト）を越えると、ノード２３は高くなる。これは
ノード２６を低くさせ、したがってトランジスタ２８を
オンにし、ノード２９をＶDDにする。そのため、抵抗手
段は、効果的にバイパスされ、１．５乃至０ボルトのＶ
inの範囲の間入力インバータの電流路からはずされる。
Ｖinがスイッチングスレショールを越えてトランジスタ
２８がオンするまでの時間に、ノード２９を高く維持す
ることができるだけの電流がトランジスタ２７によって
与えられる。この要件は、トランジスタ２７の抵抗に上
限をゆだね、次に電力減少に下限をゆだねる。
分路トランジスタ２８が最初にオフになる。Ｖinが入力
インバータのスイッチングスレショールド（例えば１．
５ボルト）を越えると、ノード２３は高くなる。これは
ノード２６を低くさせ、したがってトランジスタ２８を
オンにし、ノード２９をＶDDにする。そのため、抵抗手
段は、効果的にバイパスされ、１．５乃至０ボルトのＶ
inの範囲の間入力インバータの電流路からはずされる。
Ｖinがスイッチングスレショールを越えてトランジスタ
２８がオンするまでの時間に、ノード２９を高く維持す
ることができるだけの電流がトランジスタ２７によって
与えられる。この要件は、トランジスタ２７の抵抗に上
限をゆだね、次に電力減少に下限をゆだねる。
【０００９】入力バッファーは、１．５ボルトのスイッ
チングスレショールドを与えるために、それぞれ７．７
５／１．５及び２２．１／１．４マイクロメーターのチ
ャンネル幅／長（Ｗ／Ｌ）を有する入力インバータトラ
ンジスタ２１及び２２を備えた０．９ミクロンのＣＭＯ
Ｓ技術で提供された。出力インバータトランジスタ２５
の寸法（Ｗ／Ｌ）は、分路トランジスタ２８を迅速にオ
フさせるために、トランジスタ２４の寸法の２倍であっ
た。分路トランジスタ２８はＷ／Ｌが８０であり、抵抗
手段トランジスタ２７はＷ／Ｌが３／１００であった。
（これはトランジスタ２７に約１メグオームの抵抗を与
えた。）この設計は、最悪の場合（Ｖin＝２ボルト）で
除数１５の電力消費の減少を与えた。しかしながら、こ
の最悪の場合の速度は、同じ寸法のインバータトランジ
スタを有する図１に示されるような従来のバッファーの
通常の公称スイッチング速度（約４ナノ秒）と比較した
場合、（ノード２６において）３ピコファラッドの負荷
でほんの９％だけ遅かった。さらに、入力インバータの
スイッチングスレショールド電圧は、トランジスタ２７
及び２８によってかなり影響されるようなことはなく、
従来のバッファー（図１）のそれと同じであった。
チングスレショールドを与えるために、それぞれ７．７
５／１．５及び２２．１／１．４マイクロメーターのチ
ャンネル幅／長（Ｗ／Ｌ）を有する入力インバータトラ
ンジスタ２１及び２２を備えた０．９ミクロンのＣＭＯ
Ｓ技術で提供された。出力インバータトランジスタ２５
の寸法（Ｗ／Ｌ）は、分路トランジスタ２８を迅速にオ
フさせるために、トランジスタ２４の寸法の２倍であっ
た。分路トランジスタ２８はＷ／Ｌが８０であり、抵抗
手段トランジスタ２７はＷ／Ｌが３／１００であった。
（これはトランジスタ２７に約１メグオームの抵抗を与
えた。）この設計は、最悪の場合（Ｖin＝２ボルト）で
除数１５の電力消費の減少を与えた。しかしながら、こ
の最悪の場合の速度は、同じ寸法のインバータトランジ
スタを有する図１に示されるような従来のバッファーの
通常の公称スイッチング速度（約４ナノ秒）と比較した
場合、（ノード２６において）３ピコファラッドの負荷
でほんの９％だけ遅かった。さらに、入力インバータの
スイッチングスレショールド電圧は、トランジスタ２７
及び２８によってかなり影響されるようなことはなく、
従来のバッファー（図１）のそれと同じであった。
【００１０】模範的なトランジスタの寸法はすべての応
用に最適にする必要はなく、広範囲のいろいろな他のト
ランジスタ比率が可能であり、望ましい電力減少量と許
容され得る速度減少量とに依存する。一般に、トランジ
スタが抵抗手段として用いられる場合は、私は、ＴＴＬ
入力レベルのために約３／２００乃至３／２０の範囲の
幅対長さの比（Ｗ／Ｌ）を持たせることを勧める。本発
明の代替実施態様は図３に示される。その場合、抵抗手
段（トランジスタ３７）及び分路トランジスタ（３８）
はｎチャンネル入力インバータトランジスタ（３２）の
ソースとＶSSの間に配置される。抵抗トランジスタ及び
分路トランジスタはこの実施態様においてｎチャンネル
であることに注目せよ。さらに、抵抗は、Ｖout （ノー
ド３６）が図２の実施態様の場合のように高くなるより
むしろ低くなる時、入力インバータと直列に入れられ
る。したがって、ＴＴＬ入力バッファーの場合、望まし
いスイッチングスレショールドは約１．５ボルトである
ので、性能を悪くすることなく電力を大幅に減少させる
能力は、図２と比べて同様に図３の実施態様でも大きく
はない。しかしながら、それは他の応用では一層有効に
なり得る。その上、抵抗手段及び分路トランジスタが両
電源電圧との接続のために入力インバータとの間に入れ
られるように、図２及び３の実施態様を結合することが
可能である。それは、非常に低電力（例えばバッテリー
式）の応用の場合のように、更に一層の電力減少を提供
するために使用できる。
用に最適にする必要はなく、広範囲のいろいろな他のト
ランジスタ比率が可能であり、望ましい電力減少量と許
容され得る速度減少量とに依存する。一般に、トランジ
スタが抵抗手段として用いられる場合は、私は、ＴＴＬ
入力レベルのために約３／２００乃至３／２０の範囲の
幅対長さの比（Ｗ／Ｌ）を持たせることを勧める。本発
明の代替実施態様は図３に示される。その場合、抵抗手
段（トランジスタ３７）及び分路トランジスタ（３８）
はｎチャンネル入力インバータトランジスタ（３２）の
ソースとＶSSの間に配置される。抵抗トランジスタ及び
分路トランジスタはこの実施態様においてｎチャンネル
であることに注目せよ。さらに、抵抗は、Ｖout （ノー
ド３６）が図２の実施態様の場合のように高くなるより
むしろ低くなる時、入力インバータと直列に入れられ
る。したがって、ＴＴＬ入力バッファーの場合、望まし
いスイッチングスレショールドは約１．５ボルトである
ので、性能を悪くすることなく電力を大幅に減少させる
能力は、図２と比べて同様に図３の実施態様でも大きく
はない。しかしながら、それは他の応用では一層有効に
なり得る。その上、抵抗手段及び分路トランジスタが両
電源電圧との接続のために入力インバータとの間に入れ
られるように、図２及び３の実施態様を結合することが
可能である。それは、非常に低電力（例えばバッテリー
式）の応用の場合のように、更に一層の電力減少を提供
するために使用できる。
【００１１】上記の実施態様はＴＴＬ入力バッファーと
して記述されたが、本発明技術は、さらに別の応用が可
能であり、この中に含められる。例えば、５ボルト電源
で動作する入力バッファーは、３．３ボルトロジックレ
ベルを受け入れるように設計することができる。その場
合、本発明は、入力信号が高い（例えば３．３ボルト）
ロジックレベルにある時の電力消費を減じるために備え
る。また、本発明技術はアナログ入力信号と共に使用す
ることが可能であり、同様にこの中に含められる。さら
に、上記の実施態様は、たいていの場合に適する、バッ
ファーにおける２個のインバータステージを示した。し
かしながら、追加駆動の可能性を望むならば、さらに多
くのインバータステージを、示された第２のインバータ
に続いて追加することができる。その場合、この中で使
用されているようなバッファー出力ノードであるとみな
される、示されたような、第２のインバータの出力へ、
分路トランジスタのゲートを接続することが一層望まし
い。最後に、上記の実行はＣＭＯＳ技術において示され
たが、本発明技術は、バイポーラ技術を含む、相補型ト
ランジスタ（すなわち、異なる導通形式を有するそれ
ら）を提供するいかなる技術にも適用することができ
る。
して記述されたが、本発明技術は、さらに別の応用が可
能であり、この中に含められる。例えば、５ボルト電源
で動作する入力バッファーは、３．３ボルトロジックレ
ベルを受け入れるように設計することができる。その場
合、本発明は、入力信号が高い（例えば３．３ボルト）
ロジックレベルにある時の電力消費を減じるために備え
る。また、本発明技術はアナログ入力信号と共に使用す
ることが可能であり、同様にこの中に含められる。さら
に、上記の実施態様は、たいていの場合に適する、バッ
ファーにおける２個のインバータステージを示した。し
かしながら、追加駆動の可能性を望むならば、さらに多
くのインバータステージを、示された第２のインバータ
に続いて追加することができる。その場合、この中で使
用されているようなバッファー出力ノードであるとみな
される、示されたような、第２のインバータの出力へ、
分路トランジスタのゲートを接続することが一層望まし
い。最後に、上記の実行はＣＭＯＳ技術において示され
たが、本発明技術は、バイポーラ技術を含む、相補型ト
ランジスタ（すなわち、異なる導通形式を有するそれ
ら）を提供するいかなる技術にも適用することができ
る。
【００１２】上記の実施態様において示されたように、
抵抗手段は絶縁ゲートエンハンスメント型電界効果トラ
ンジスタとして提供される。デプレッション型デバイス
を代わりに用いることができるが、その場合、ゲートは
典型的に上記に示された反対側の電源端子に接続され
る。抵抗手段としてのトランジスタの使用は、実行が比
較的容易であり、また比較的小範囲で望ましい抵抗を容
易に提供する。さらに、トランジスタは、入力バッファ
ーにおける他のトランジスタを形成するために用いられ
る同一工程で形成することができる。したがって、抵抗
手段は、他のバッファートランジスタに影響を及ぼす製
造加工条件及び温度における変化に追従する傾向があ
り、それによりそのような変化を少なくとも部分的に補
償するであろう。しかしながら、なお他の抵抗タイプ
が、シリコン基板にドープした領域の使用、またはポリ
シリコンタイプを含む沈積抵抗、を含み可能である。
抵抗手段は絶縁ゲートエンハンスメント型電界効果トラ
ンジスタとして提供される。デプレッション型デバイス
を代わりに用いることができるが、その場合、ゲートは
典型的に上記に示された反対側の電源端子に接続され
る。抵抗手段としてのトランジスタの使用は、実行が比
較的容易であり、また比較的小範囲で望ましい抵抗を容
易に提供する。さらに、トランジスタは、入力バッファ
ーにおける他のトランジスタを形成するために用いられ
る同一工程で形成することができる。したがって、抵抗
手段は、他のバッファートランジスタに影響を及ぼす製
造加工条件及び温度における変化に追従する傾向があ
り、それによりそのような変化を少なくとも部分的に補
償するであろう。しかしながら、なお他の抵抗タイプ
が、シリコン基板にドープした領域の使用、またはポリ
シリコンタイプを含む沈積抵抗、を含み可能である。
【図１】典型的な先行技術のＴＴＬ／ＣＭＯＳ入力バッ
ファーを示す。
ファーを示す。
【図２】本発明の一実施態様を示す。
【図３】本発明の代替実施態様を示す。
２１ ｐチャンネル電界効果トランジスタ ２２ ｎチャンネル電界効果トランジスタ ＶIN 入力信号 ２６ バッファ出力ノード ２７ 抵抗 ２８ 分路デバイス
Claims (12)
- 【請求項１】 入力信号（ＶIN）を入力されるように結
合されたｎチャンネル電界効果トランジスタ（２２）と
直列に接続されたｐチャンネル電界効果トランジスタを
有する入力インバータからなる入力バッファーと、バッ
ファー出力ノード（２６）に結合された出力インバータ
とを備えた集積回路において、 前記バッファーは、前記入力信号の電圧が第１の範囲内
にある時前記入力インバータを流れる電源電流を制限す
るための抵抗（２７）を含み、さらに、前記電圧が第２
の範囲内にある時前記抵抗をバイパスするための分路デ
バイス（２８）を含むことを特徴とする集積回路。 - 【請求項２】 前記第１の範囲は第１の電源電圧乃至前
記入力インバータのスイッチングスレショールドであ
り、前記第２の範囲は第２の電源電圧乃至前記スイッチ
ングスレショールドである請求項１記載の集積回路。 - 【請求項３】 前記分路デバイスは、前記バッファー出
力ノードに接続された制御電極を有するトランジスタで
ある請求項１記載の集積回路。 - 【請求項４】 前記分路デバイスはｐチャンネル電界効
果トランジスタであり、前記抵抗は電源電圧導体に接続
されたゲートを有するｐチャンネル電界効果トランジス
タである請求項３記載の集積回路。 - 【請求項５】 入力信号（ＶIN）を入力されるように結
合されたｎチャンネル電界効果トランジスタ（２２）と
直列に接続されたｐチャンネル電界効果トランジスタを
有する入力インバータからなる入力バッファーと、バッ
ファー出力ノード（２６）に結合された出力インバータ
とを備えた集積回路において、 前記バッファーは、さらに、前記入力インバータの相補
型トランジスタの内の一方（２１）の制御電極と電源導
体の間に直列に接続された抵抗手段（２７）を含み、な
おさらに、前記抵抗手段と並列に接続されかつ前記バッ
ファー出力ノードに接続された制御電極を有する分路ト
ランジスタ（２８）を含むことを特徴とする集積回路。 - 【請求項６】 前記抵抗手段は、前記電源電圧導体に接
続されたゲートを有する電界効果トランジスタである請
求項５記載の集積回路。 - 【請求項７】 前記電界効果トランジスタはｐチャンネ
ルトランジスタである請求項６記載の集積回路。 - 【請求項８】 前記ｐチャンネルトランジスタは、エン
ハンスメント型デバイスであり、負電源電圧導体に接続
されたゲートを有する請求項７記載の集積回路。 - 【請求項９】 前記出力インバータは、ｎチャンネル電
界効果トランジスタ（２５）と直列に接続されたｐチャ
ンネル電界効果トランジスタからなる請求項８記載の集
積回路。 - 【請求項１０】 前記電界効果トランジスタはｎチャン
ネルトランジスタである請求項６記載の集積回路。 - 【請求項１１】 前記ｎチャンネルトランジスタは、エ
ンハンスメント型デバイスであり、正電源電圧導体に接
続されたゲートを有する請求項１０記載の集積回路。 - 【請求項１２】 前記出力インバータは、ｎチャンネル
電界効果トランジスタ（２５）と直列に接続されたｐチ
ャンネル電界効果トランジスタ（２４）からなる請求項
１１記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/806,890 US5304867A (en) | 1991-12-12 | 1991-12-12 | CMOS input buffer with high speed and low power |
| US806890 | 1991-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267603A true JPH05267603A (ja) | 1993-10-15 |
Family
ID=25195066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330805A Withdrawn JPH05267603A (ja) | 1991-12-12 | 1992-12-11 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5304867A (ja) |
| EP (1) | EP0546702A1 (ja) |
| JP (1) | JPH05267603A (ja) |
| KR (1) | KR930015345A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115769494A (zh) | 2020-06-24 | 2023-03-07 | 微芯片技术股份有限公司 | 识别在对静态电流消耗具有增加抗扰性的输入电路处的晶体管-晶体管逻辑电平（ttl） |
| CN116997965A (zh) | 2021-03-08 | 2023-11-03 | 微芯片技术股份有限公司 | 选择性交叉耦合反相器以及相关设备、系统和方法 |
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1991
- 1991-12-12 US US07/806,890 patent/US5304867A/en not_active Expired - Lifetime
-
1992
- 1992-11-20 EP EP92310593A patent/EP0546702A1/en not_active Withdrawn
- 1992-12-03 KR KR1019920023167A patent/KR930015345A/ko not_active Withdrawn
- 1992-12-11 JP JP4330805A patent/JPH05267603A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0546702A1 (en) | 1993-06-16 |
| US5304867A (en) | 1994-04-19 |
| KR930015345A (ko) | 1993-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |