JPH05267674A

JPH05267674A - 半導体装置

Info

Publication number: JPH05267674A
Application number: JP6488292A
Authority: JP
Inventors: Yoshinori Murakami; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1992-03-23
Filing date: 1992-03-23
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】オン抵抗が低く、安全に主電流を制御でき、か
つスイッチング速度の速い半導体装置を提供する。【構成】従来技術では電子電流の制御に用いていた反転
層を利用したＭＯＳ構造を採らず、チャネルの構造とし
てソース領域２やドレイン領域１と同一導電型の領域
（チャネル領域１００）を絶縁ゲート６とショットキー
接合８で挟み、両者のポテンシャルによって同領域１０
０の多数キャリアに対するポテンシャルの高さを制御す
る構造とし、さらに少数キャリア注入用の反対導電型の
領域１０を別途設けてドレイン領域１の伝導度を制御す
るように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積層をチャネルとし
て利用したノーマリ・オフ型のＭＯＳ型パワーデバイス
に関し、特にバイポーラモードで駆動する半導体装置に
関する。

【０００２】

【従来技術】パワーデバイスのオン抵抗は低いほど良
い。通常のパワーバイポーラトランジスタは伝導度変調
効果によってオン抵抗は低いのであるが、単体のトラン
ジスタではｈ_FEが低い。すなわち、大抵の単体バイポー
ラトランジスタにおける低電圧大電流の動作領域では、
せいぜいｈ_FE＝１０程度であるので、１００Ａの主電流
を流すには１０Ａのベース電流を必要とすることにな
る。一方、ＭＯＳ型パワーデバイスは電圧制御型なの
で、主電流の制御に大きなエネルギーは必要としない。
そのかわり、ユニポーラ動作なのでオン抵抗はバイポー
ラトランジスタに比べると桁違いに高い。

【０００３】この両者の長所を合わせ持ったデバイスと
して米国特許第4,364,073号に記載されているものがあ
る。これはＩＧＢＴ（Insulated Gate Bipolar Transis
tor：絶縁ゲート型バイポーラトランジスタ）と呼ばれ
るものである。図２１は、上記のデバイスの典型的な断
面構造を示した図である。図２１において、１はｎ型ド
レイン領域、２はｎ+型ソース領域、３はゲート絶縁
膜、４はゲート電極、５は層間絶縁膜、７はソース電
極、１４はドレイン電極、１５はｐ型ベース領域、１６
はｐ型ベース領域を接地電位に保つためのコンタクトｐ
+領域、１８はｐ型アノード領域である。上記の構造は
所謂ＤＭＯＳ構造である。このようなＩＧＢＴは、要約
すれば、ＤＭＯＳ構造のドレイン領域１にｐｎ接合を接
続し、動作時にはこのｐｎ接合から高抵抗のドレイン領
域１へ少数キャリアを注入し、高注入水準状態によって
低抵抗にするものである。ｐ型アノード領域１８はこの
ために設けたものである。

【０００４】以下、上記のデバイスの動作を簡単に説明
する。ｎ型ドレイン領域１は比較的高抵抗であり、遮断
状態においては空乏層が広がって耐圧を保持している。
この状態からゲート電極４に然るべき電位を与え、ＭＯ
Ｓ構造からｐ型アノード領域１８に向けて電子が流れ始
めると、ｐ型アノード領域１８からもｎ型ドレイン領域
１へ正孔が注入される。それによってｎ型ドレイン領域
１内が高注入水準状態になると導電率が高くなり、素子
のオン抵抗は急激に下がる。このようにＭＯＳゲートに
よってバイポーラ動作を制御するところに、このデバイ
スの特徴がある。

【０００５】しかし、このデバイスには以下のような避
けられない欠点もある。第１に、ターン・オフ時にドレ
イン領域１に存在する正孔は、ｐ型ベース領域１５を通
じてソース電極４に流れ去ることができるが、電子はｐ
型アノード領域１８があるためにドレイン電極１４へ流
れ去ることができず、ドレイン領域内で消え去らなけれ
ばならない。そのためターン・オフ時間が長くなってし
まうという欠点がある。第２に、この素子の構造には、寄生デバイスとして（ｐ
型アノード領域１８）−（ｎ型ドレイン領域１）−（ｐ
型ベース領域１５）−（ｎ+型ソース領域２）からなるｐｎｐｎサイリスタが存在する。正常動作時に
おける正孔電流の流れは図２１中に実線の矢印で示すよ
うに、（ｐ型アノード領域１８）→（ｎ型ドレイン領域
１）→（ｐ型ベース領域１５）→（コンタクトｐ+領域
１６）であるが、正孔電流量が増加するとｎ+型ソース
領域２周辺のｐ型ベース領域１５の電位が高くなり、ｐ
型ベース領域１５とｎ+型ソース領域２の形成するｐｎ
接合が順バイアス状態になってしまうと、図２１中に破
線の矢印で示したように、正孔がｎ+型ソース領域２へ
と流れ込む。すると、上記の寄生サイリスタが作動し、
所謂ラッチアップ状態になって電流が流れ続け、ゲート
電極の制御能力を失ってしまう。上記の現象を防ぐため
に、ｎ+ソース領域２周辺の各領域の配置を工夫した
り、ｐ型アノード領域１８とｎ型ドレイン領域１の間に
ｎ+領域を挿入して正孔の注入量を抑えたり、ｎ型ドレ
イン領域１にライフタイムキラーを導入するなどの方法
が取られている。ライフタイムキラーは第１のターン・
オフ時間短縮にも効果がある。しかし、これらの工夫に
よってラッチアップ現象は或る程度抑制できるが、これ
らの工夫のどれもが素子のオン抵抗を上昇させるという
逆効果を持ち、バイポーラ動作による低オン抵抗という
素子の特長を減じる結果となっている。

【０００６】

【発明が解決しようとする課題】以上に述べた通り、従
来の単体バイポーラトランジスタは、オン抵抗は低いが
素子の駆動に大きな電流が必要である、という問題があ
る。また、ＭＯＳトランジスタは電圧制御型で、僅かな
エネルギーで主電流を制御できるし、スイッチング速度
も速いが、オン抵抗が高い、という問題がある。

【０００７】そして両者の性質を併せ持ったＩＧＢＴ
は、制御電力はＭＯＳトランジスタ並みであり、かつ原
理的にはオン抵抗は低いものの、寄生サイリスタのラッ
チアップを回避するためにオン抵抗を十分下げることが
できない、という問題がある。上記のように、従来のデ
バイスはそれぞれ一長一短があり、オン抵抗が低く、安
全に主電流を制御でき、かつスイッチング速度の速い素
子の実現は困難であった。

【０００８】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、オン抵抗が低く、
安全に主電流を制御でき、かつスイッチング速度の速い
半導体装置を提供する目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するように
構成している。すなわち、本発明においては、ドレイン
領域（例えば図１の１に相当）となる第１導電型の半導
体基体の一主面に接して形成された、表面を絶縁膜で被
覆されたゲート電極からなる絶縁ゲート（例えば図１の
６に相当）と、上記ドレイン領域と上記絶縁ゲートに接
して形成された第１導電型のチャネル領域（例えば図１
の１００に相当）と、上記絶縁ゲートと上記チャネル領
域とに接して上記ドレイン領域に接しないように形成さ
れた第１導電型のソース領域（例えば図１の２に相当）
と、上記ソース領域とオーミックコンタクトし、かつ、
チャネル領域およびドレイン領域とはショットキー接合
を形成する金属からなるソース電極（例えば図１の７に
相当）と、上記ドレイン領域に接し、上記絶縁ゲートに
接するかもしくは近傍であって、かつ上記ソース領域な
らびに上記ソース電極とは接しないように形成された第
２導電型領域（例えば図１のｐ型領域１０に相当）と、
を有し、上記第２導電型領域は上記ソース電極とは独立
の別電極（例えば図１の注入電極１２に相当）とオーミ
ックコンタクトし、かつ、上記ゲート電極（例えば図１
の４に相当）は、金属もしくは高濃度の第２導電型の半
導体からなるように構成している。

【００１０】

【作用】上記のように、本発明においては、従来技術で
は電子電流の制御に用いていた反転層を利用したＭＯＳ
構造を採らず、チャネル構造としてソース領域やドレイ
ン領域と同一導電型の領域を絶縁ゲートとショットキー
接合で挟み、両者のポテンシャルによって同領域の多数
キャリアに対するポテンシャルの高さを制御する構造と
し、さらに少数キャリア注入用の反対導電型の領域を別
途設けてドレイン領域の伝導度を制御するように構成し
たものである。上記のような構成としたことにより、Ｉ
ＧＢＴのような寄生サイリスタを持つことなく、絶縁ゲ
ートによってバイポーラ動作を制御することができる。
そのためオン抵抗を低くし、安全に主電流を制御するこ
とが出来、かつスイッチング速度を高速にすることがで
きる。

【００１１】

【実施例】以下、本発明を実施例に基づいて説明する。
図１は本発明の第１の実施例を示す断面図である。図１
において、１はｎ型ドレイン領域、２はｎ+型ソース領
域、３はゲート絶縁膜、４はゲート電極でｐ+型導電性
ポリシリコンもしくは金属からなる。５は層間絶縁膜で
ある。そして上記３、４、５を併せて「絶縁ゲート」と
呼ぶことにし、番号６を付す。なお、図１は模式図でな
ので、絶縁ゲート６の底部は角張って描いてあるが、実
際の角部は丸みを帯びた形状が形成しやすく、またその
方が電界集中を避けられて好ましい。また、７はソース
電極たる金属で、ｎ+型ソース領域２とオーミックコン
タクトしている。絶縁ゲート６は基板表面から側壁がほ
ぼ垂直になるように掘られた溝に埋め込まれており、ｎ
+型ソース領域２は絶縁ゲート６に接している。また、
ソース電極７は絶縁ゲート６の側壁から一定の距離をお
いてやはり側壁がほぼ垂直になるように掘られた溝のな
かに埋め込まれている。このソース電極７はｎ型ドレイ
ン領域１とショットキー接合を形成する。このショット
キー接合には番号８を付す。また、９はマスク材であ
り、図１の構造を実現するために用いたものである。１
４はドレイン電極であり、ｎ+型基板領域１３とはオー
ミックコンタクトしている。また、ｎ型ドレイン領域１
において、絶縁ゲート６とショットキー接合８に挟まれ
た部分を、この半導体装置の「チャネル領域」と呼び、
符号１００を付す。ゲート電極４はｐ+型のポリシリコ
ンもしくは金属からなり、ゲート電位が接地状態でも、
これとショットキー接合８との効果によってチャネル領
域１００の電子に対するポテンシャルは引き上げられて
空乏化している。図１中で、Ｌはチャネル長であり、ゲ
ート絶縁膜３に沿ってｎ+型ソース領域６との境界から
ソース電極７の埋まっている溝の底部までの距離と定義
する。また、Ｈはチャネル厚であり、チャネル領域１０
０の、ショットキー接合面からゲート絶縁膜界面までの
距離である。このチャネル厚は本発明の半導体装置に重
要な量である。また、詳細を後述するように、上記チャ
ネル長Ｌとチャネル厚Ｈの比は、ドレイン電位を所望の
値まで高めてもチャネルが開かないようにする値、例え
ばＬ／Ｈ＞２程度に設定されている。

【００１２】また、１０はｎ型ドレイン領域１に正孔を
注入するためのｐ型領域である。ｐ型領域１０とｎ型ド
レイン領域１との間のｐｎ接合には符号１１を付す。１
２は注入電極でｐ型領域１０とはオーミックコンタクト
している。ｐ型領域１０は絶縁ゲート６に接していても
接していなくてもよい。また、ｐ型領域１０を間に挟ん
だ２つの絶縁ゲート間の距離は、ソース電極を間に挟ん
だ２つの絶縁ゲート間の距離と同じでなくてもよい。た
だし、ｐ型領域１０の位置は、素子の遮断状態からチャ
ネルが開いて電子電流が流れたとき、ｐ型領域１０近傍
のドレイン領域の電位が低くなって、正電位を与えたｐ
型領域１０からドレイン領域１へ向けて充分に正孔が注
入できるような場所になければならない。また、ｐ型領
域１０は絶縁ゲート６に接していてもよいが、接してい
ると、導通状態において絶縁ゲート６周辺に形成される
電子の蓄積層がｐ型領域１０と接し、ソース電極７と注
入電極１２間で無駄な電流が流れてしまう可能性があ
る。また、１３はｎ+型の基板領域である。素子自身の
耐圧はｎ型ドレイン領域１に空乏層が形成されることで
実現されるので、素子が所望の耐圧を獲得するのに必要
な厚さはせいぜい数〜数十μｍである。これに対してチ
ップが物理的強度を保つためには数百μｍの厚さが必要
である。この領域をすべてドレイン領域と同じ低い不純
物濃度の領域で構成するとオン抵抗を増大させる事にな
る。よって耐圧保持に関与しない領域の不純物濃度はで
きるだけ高い方がよい。ｎ+型基板領域１３はこのため
に存在する領域であり、素子の機能にとっては本質的な
ものではない。

【００１３】次に、従来の構造と比較して図１のチャネ
ル領域１００の動作について説明する。図５および図６
は、前記図２１中のＢ−Ｂ断面におけるバンド図、すな
わち従来のｎチャネルＭＯＳ構造のチャネルのバンド構
造を示した図であり、図５はゲート電位が０Ｖで遮断状
態を、図６はゲート電位はしかるべき正電位で導通状態
を示したものである。なお、本発明と比較するため、ゲ
ート電極はｐ+型ポリシリコンとした。図５に示すごと
く、ゲート電位が０Ｖのとき、ｐ型ベース領域は電子に
対してポテンシャルが高いので電子は流れることができ
ない。そして図６のごとく、ゲート電極にしかるべき正
の電位が印加されると、ゲート絶縁膜近傍のｐ型ベース
領域のポテンシャルは低くなり、反転層が形成され、ソ
ース領域とドレイン領域の間に電子電流が流れることが
できる。一方、図７および図８は、図１中のＡ−Ａ断面
のバンド構造を示した図である。図７はゲート電位が０
Ｖで遮断状態を示したものであり、上記図５の状態に対
応する。また、図８はゲート電位がしかるべき正の電位
となった素子の導通状態を示したものであり、上記図６
の状態に対応する。図７の状態では、もともとｎ型であ
るチャネル領域１００はショットキー接合８の障壁高φ
_Bと、ゲート電極４であるｐ+型ポリシリコンの、フェル
ミ準位から計った伝導帯下端のポテンシャルφ_Gとによ
り、ポテンシャルが引き上げられて電子が流れるのを阻
止している。図８の状態では、ゲート電極にしかるべき
正電位が印加され、ゲート絶縁膜に接するｎ型領域界面
のポテンシャルは低くなり、蓄積層が形成されて電子電
流が流れることができる。この蓄積層は通常のものと異
なり、近接するショットキー接合の効果によって圧縮さ
れている。従って図に示すチャネル領域１００の断面に
は空乏層と蓄積層のみがあり、中性領域はない。ゲート
電位が取り除かれれば、チャネル領域１００は空乏層の
みとなる。

【００１４】次に、図１の素子の動作を説明する。図１
の素子は、ソース電極７は接地し、ドレイン電極１４に
は然るべき正電位を印加して使用する。まず、ドレイン
電位が比較的小さい場合について説明する。前述したよ
うにゲート電極４が接地状態の時は、チャネル領域１０
０はショットキー障壁とゲート電極材の効果によるポテ
ンシャル障壁が存在し、電子電流は流れない。なお、ゲ
ート電極材のｐ+型ポリシリコンをｎ+型ポリシリコンに
することもできるが、その場合は素子はノーマリ・オン
型となり、主電流の遮断には負電位を与えなければなら
なくなる。次に、ゲート電極４に然るべき正電位を印加
すると、チャネル領域１００のゲート絶縁膜界面に蓄積
層が形成され、電子電流が流れる。注入電極１２が接地
状態の時は、素子はユニポーラ動作となる。しかし、注
入電極１２に正電位が与えられ、ｐｎ接合１１が順バイ
アスされると、ｐ型領域１０からｎ型ドレイン領域１へ
と正孔が注入され、比較的不純物濃度の低いｎ型ドレイ
ン領域１は伝導度が飛躍的に向上する。注入電極１２に
は定常的に一定の正電位を与えておいて構わない。遮断
状態の時、あるいは導通状態でもドレイン電位が比較的
高く、ｐｎ接合１１が逆バイアスである時は注入電流は
流れないので、主電流の動作には影響がない。ドレイン
電位が注入電極電位より低くなれば、ｐｎ接合は順バイ
アスされて正孔は自然に注入される。また、注入電極１
２の電位はスイッチング動作時に変化しても構わない。
従来、バイポーラトランジスタではターン・オフ時間を
早くするためにベース電位を負に振り込んで正孔の排除
を促進する方法がある。これと同様に本実施例の素子に
おいても、ターン・オフ時に注入電極１２の電位を負に
してドレイン領域１から正孔を排除するのを助けること
もできる。このとき、ゲート・ターン・オフの直後に注
入電極電位を正から負に転じるようにすれば、スイッチ
ング時の消費電力を少なく抑えることもできる。なお、
このときの注入電極電位の変化は、ゲート電極電位の変
化と同期もしくはいくらか先んじても動作上は問題な
い。従来のバイポーラトランジスタでは正孔の流れ先は
ベース電極しかなかったが、本実施例の場合には、正孔
は注入電極１２に加え、ドレイン領域１と直接ショット
キー接合するソース電極７へと流れることもできるの
で、速やかにデバイス内から出て行くことができる。

【００１５】次に、素子の表面構造について説明する。
図１８〜図２０は、前記図１および以下に説明する他の
実施例を示す図２〜図４の断面図中、Ｂ−Ｂ線分を含み
紙面に垂直な平面で切った素子の断面図（表面パター
ン）である。表面パターンは、図１８に示すようなスト
ライプ状の構成をとることができる。また、図１９のよ
うに絶縁ゲート６が格子状のもの、図２０のような蜂の
巣状のものなどが可能である。これらの図中のチャネル
領域（図ではソース領域２と同じ位置）とソース電極４
のなす４角形や六角形の角の部分は丸みを帯びている。
これはチャネル領域の厚さが均一になるようにするため
である。すなわち、チャネル領域の厚さＨ（ショットキ
ー接合８面から絶縁ゲート６表面までの最短距離）は至
るところほぼ一定になるように形成している。また、図
１９および図２０の場合、点在するｐ型領域１０は、多
層配線技術によって相互に連結することができる。ま
た、ｐ型領域１０からｎ型ドレイン領域１へ注入された
正孔の濃度は、ｐ型領域１０から数十μｍの範囲ではほ
ぼ均一と見なしてよいが、１００μｍ以上離れると減衰
し始めることが数値計算によって明らかになっている。
したがって素子に効率的な動作をさせるためには、図１
９および図２０に示すように、或るｐ型領域１０から隣
のｐ型領域１０までの間の距離が数十μｍ程度になるよ
うに適当な間隔を置いてｐ型領域１０を配置するとよ
い。勿論、それ以上接近していてもかまわない。

【００１６】また、図１に示すように、ソース電極７の
埋め込まれている深さは絶縁ゲート６の深さよりも浅
い。これは素子の導通時にｎ型ドレイン領域１に充満し
ている正孔がいたずらにソース電極７に流れ込むことを
防ぐためである。以下、その理由について説明する。シ
ョットキー接合の近傍には障壁の存在に付随した空乏層
が存在する。一例を示すと、ｎ型ドレイン領域１の不純
物濃度を１×１０¹⁵ｃｍ~³、ショットキー障壁高さφ_B
を０.７ｅＶとすると、空乏層の厚さは約０.７５μｍで
ある。従って、もしソース電極７の深さを絶縁ゲート６
と同等もしくはそれより深くすると、ｐ型領域１０から
注入された正孔はソース電極７付近に達するとソース電
極７に流れ込み、伝導度変調効果を低下させてしまう。
埋め込まれているソース電極７の深さはチャネル長の設
計によって決まるが、絶縁ゲート６の深さはこれよりさ
らに深く、およそ隣合う絶縁ゲート間の距離程度の深さ
分ほど深くすることより、正孔がショットキー接合に流
れ込むのを抑制することができる。

【００１７】次に、本実施例の素子の遮断状態におい
て、チャネルが良好な電流遮断特性を持つための条件に
ついて説明する。図９〜図１１は、図１のＡ−Ａ断面図
のバンド図であり、便宜的にショットキー障壁、半導体
領域の伝導帯の下端の線および絶縁膜の存在のみを示し
てある。なお、ゲート電極材料はｐ+型ポリシリコンと
して説明する。図９〜図１１において、φ_Bはショット
キー障壁の高さ、φ_Gはフェルミ準位から計ったゲート
電極たるｐ+型ポリシリコンの伝導帯下端のポテンシャ
ル、Ｅ_gはシリコンのバンドギャップ、ｔ_OXはゲート絶
縁膜厚である。なお、ゲート電位は０Ｖで遮断状態とす
る。図９は、図中の諸量およびチャネル厚Ｈ、ｎ-領域
の不純物濃度Ｎ_Dなどの相乗効果により、チャネル領域
１００断面のポテンシャル分布に極値がなく、チャネル
内に伝導電子の集中する場所がない条件である。図１０
は、チャネル領域１００断面のポテンシャル分布に極小
点があるが、フェルミ準位から計ったその極小値のポテ
ンシャルがＥ_g／２より大きいので伝導電子が極小点付
近に存在しない条件である。図１１は、チャネル領域１
００断面のポテンシャル分布に極小点があり、フェルミ
準位から計ったその極小値のポテンシャルがＥ_g／２よ
り小さいので伝導電子が極小点付近に存在する条件であ
る。この条件では漏れ電流として相当の電流が流れてし
まうことになる。本発明はノーマリ・オフ型素子である
ことを前提としているので、チャネル領域１００の不純
物濃度Ｎ_Dとチャネル厚Ｈなどの諸量は、図１１のよう
な条件にならないように選ばなくてはならない。この条
件は単純なポアソン方程式を解くことによって容易に求
まる。一例を示すと、φ_B、φ_Gがともに０.６Ｖ程度の
場合、Ｎ_D＝１×１０¹⁵cm~³のとき、チャネル厚Ｈは１
μｍ以下であればよい。また、図１において、ソース領
域６と接するチャネル領域１００のポテンシャルは、ソ
ース領域６の影響を受けて低くなる。この影響を受ける
部分は、ソース領域６の境界からチャネル領域１００の
中心に向かって、およそチャネル厚Ｈ分の距離までであ
ることが数値計算によって明らかになっている。一方、
ドレイン電極１４に耐圧近くまで電位を印加したとき、
ドレイン電極１４に面するチャネル領域１００の端も同
様の影響を受けてポテンシャルが下がる。この影響を受
ける領域も、やはりチャネル厚Ｈ分程度奥まった所まで
である。従って、素子耐圧までドレイン電位を印加して
もチャネルが開かないようにするためには、チャネル長
Ｌをチャネル厚Ｈの２倍以上にする必要があり、余裕を
見込んで３〜４倍とれば十分である。例えばチャネル厚
が３００ｎｍの場合、チャネル長Ｌは１μｍ程度で十分
である。

【００１８】次に、図１２〜図１７は、図１の構造を実
現する製造方法の一例を示す工程図である。まず、ｎ+
型シリコン基板領域１３の上にｎ型ドレイン領域１を所
望の厚さにエピタキシャル成長させ、その表面にマスク
材２２２をパターニングして、側壁がほぼ垂直なＵ字型
の溝を掘る。この状態が図１２である。次に、この溝の
内壁にゲート絶縁膜３を形成し、ゲート電極４となるｐ
+型の導電性ポリシリコンもしくは然るべき金属を埋め
込み、上部に層間絶縁膜５を形成して絶縁ゲート６を形
成する。この状況が図１３である。次に、図１４に示す
ように、シリコンの表面をいくらか除去する。この量は
チャネル厚Ｈ以上ならよい。次に、図１５に示すよう
に、ソース領域２のために砒素を所定の場所にイオン注
入し、正孔注入用のｐ型領域１０のために硼素を所定の
場所にイオン注入し、熱処理して各領域を形成する。次
に、そのうえからマスク材を、平坦部も側壁も同じ厚さ
になるように堆積させ、異方性ドライエッチングでエッ
チングしてサイドウォール９を形成する。この状態が図
１６である。次に、図１７に示すように、ｐ型領域１０
の部分をマスク材２００で保護しながら、今度はサイド
ウォール９をマスクにしてシリコン基板をほぼ垂直にエ
ッチングし、ソース電極７を埋め込む溝を形成する。そ
して、基板表面に金属を蒸着し、パターニングしてソー
ス電極７と注入電極１２を形成する。最後に基板裏面に
ドレイン電極１４を形成して図１の形状が完成する。

【００１９】次に、図２は、本発明の第２の実施例を示
す断面図である。この実施例は、先にも述べたｎ+型ソ
ース領域２とｐ型領域１０との間に流れる無駄な電流を
なくすために、絶縁ゲート６を隔ててｐ型領域１０と隣
り合う部分のソース領域（２'の部分）をなくしたもの
である。

【００２０】次に、図３は本発明の第３の実施例を示す
断面図である。この実施例は、ゲート絶縁膜３における
底部の厚さｄを他の部分より厚くしたものである。これ
による効果は２つある。すなわち、１つは、チャネルが
導通状態のとき、ゲート絶縁膜３周辺には蓄積層が形成
されるが、絶縁ゲート６の底部の絶縁膜を厚くしておく
と、絶縁ゲート６の両サイドの蓄積層が分離されるの
で、ｎ+型ソース領域２とｐ型領域１０との間に無駄な
電流が流れるのを防ぐことができる。また、２つ目は、
遮断状態においては絶縁ゲート６の底部には強電界がか
かるので、この部分が分厚いことによって電気的破壊強
度が高まる、ことである。

【００２１】次に、図４は、本発明の第４の実施例であ
る。図１の実施例において、ｐ型領域１０が絶縁ゲート
６に接していると、ｎ+型ソース領域２とｐ型領域１０
との間に無駄な電流が流れてしまうことは以前に述べ
た。そのため本実施例においては、ｐ型領域１０に接す
る部分の絶縁ゲート６は別の絶縁電極１９とし、この絶
縁電極１９をフローティング状態、もしくは特定の定電
位に固定、もしくは注入電極１２に接続する、ことによ
ってｐ型反転層の形成を回避するように構成したもので
ある。このとき、この絶縁電極１９に接する場所にはソ
ース領域（２'の部分）を形成しないでおくこともでき
る。

【００２２】以上説明した本発明の特徴的な作用と効果
をまとめて記載すると下記のようになる。１．従来のＭＯＳＦＥＴがチャネル構造として反対導電
型領域を用いているために寄生デバイスの存在を余儀な
くされたのに対し、本発明によればチャネル構造はすべ
て同一導電型領域を用いているので、ゲート電極の制御
能力に影響を及ぼすような寄生デバイスをつくらない。２．チャネルとして、反転層より抵抗の低い蓄積層を用
いているので、チャネル抵抗が小さい。３．従来例のＩＧＢＴ（例えば図２１の装置）では、主
電流経路にｐｎ接合が直列に存在していたため、ドレイ
ン電位はこのｐｎ接合が順バイアス状態を保つための約
０.７Ｖ以下には下げることができず、オン抵抗低減の
限界の一要因であった。これに対して本発明では、高抵
抗のｎ型ドレイン領域に少数キャリアを注入するための
ｐｎ接合が主電流経路には存在しないため、電圧電流特
性における電圧０Ｖ付近の電流の立ち上がりは直線的で
あり、オン抵抗は単体バイポーラトランジスタ並みに低
い。４．ターン・オフ時に電子と正孔が速やかに流れ去るこ
とができるので、ターン・オフ時間が短い。すなわち、
電子電流は絶縁ゲートによるチャネルで制御されている
ので、ゲート電位の変化とともに、電子電流は速やかに
遮断され、デバイス内に残った電子も速やかにドレイン
電極に流れ去ることができる。また、正孔はｐ型領域の
他、ドレイン領域と直接に接するショットキー接合を介
してソース電極へ流れることができる。よって、バイポ
ーラトランジスタやＩＧＢＴなどより速いターン・オフ
が可能である。５．本発明の装置は４端子デバイスであるが、正孔を注
入するための電極は正の定電圧を印加しておけばよく、
取扱いは通常の３端子デバイスとほぼ同じである。

【００２３】

【発明の効果】以上、説明したごとく本発明において
は、チャネル領域としてポテンシャルを外力によって強
制的に引き上げたｎ型領域を用いるように構成したこと
により、１．ゲート電極の制御能力に影響を及ぼすよう
な寄生デバイスができない、２．チャネル抵抗が小さ
い、３．オン抵抗が単体バイポーラトランジスタ並みに
低い、４．ターン・オフ時間が短い、５．取扱いは通常
の３端子デバイスとほぼ同じである、等の多くの優れた
効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の素子構造を示す断面
図。

【図２】本発明の第２の実施例の素子構造を示す断面
図。

【図３】本発明の第３の実施例の素子構造を示す断面
図。

【図４】本発明の第４の実施例の素子構造を示す断面
図。

【図５】従来のｎチャネルＭＯＳのチャネル領域の遮断
状態を説明するためのエネルギーバンド図。

【図６】従来のｎチャネルＭＯＳのチャネル領域の導通
状態を説明するためのエネルギーバンド図。

【図７】本発明の素子におけるチャネル領域の遮断状態
を説明するためのエネルギーバンド図。

【図８】本発明の素子におけるチャネル領域の導通状態
を説明するためのエネルギーバンド図。

【図９】本発明の素子におけるチャネル領域の満たすべ
き条件を説明するためのエネルギーバンド図。

【図１０】本発明の素子におけるチャネル領域の満たす
べき条件を説明するためのエネルギーバンド図。

【図１１】本発明の素子におけるチャネル領域の満たす
べき条件を説明するためのエネルギーバンド図。

【図１２】本発明の素子の製造工程の１を示す断面図。

【図１３】本発明の素子の製造工程の２を示す断面図。

【図１４】本発明の素子の製造工程の３を示す断面図。

【図１５】本発明の素子の製造工程の４を示す断面図。

【図１６】本発明の素子の製造工程の５を示す断面図。

【図１７】本発明の素子の製造工程の６を示す断面図。

【図１８】本発明の素子の表面構造の一実施例を示す平
面図。

【図１９】本発明の素子の表面構造の他の一実施例を示
す平面図。

【図２０】本発明の素子の表面構造の他の一実施例を示
す平面図。

【図２１】従来例の素子構造を示す断面図。

【符号の説明】

Ｌ…チャネル長Ｈ…チャネル厚み１…ｎ型ドレイン領域２…ｎ+型ソース領域３…ゲート絶縁膜４…ゲート電極５…層間絶縁膜６…絶縁ゲート７…ソース電極８…ショットキー接合９…マスク材１０…ｐ型領域１１…ｐｎ接合１２…注入電極１３…ｎ+基板領域１４…ドレイン電極１５…ｐ型ベース領域１６…コンタクトｐ+領域１８…ｐ型アノード領域１９…絶縁電極１００…チャネル領域２００…マスク材２２２…マスク材

Claims

【特許請求の範囲】

【請求項１】ドレイン領域となる第１導電型の半導体基
体の一主面に接して形成された、表面を絶縁膜で被覆さ
れたゲート電極からなる絶縁ゲートを有し、上記ドレイン領域と上記絶縁ゲートに接して形成された
第１導電型のチャネル領域を有し、上記絶縁ゲートと上記チャネル領域とに接して上記ドレ
イン領域に接しないように形成された第１導電型のソー
ス領域を有し、上記ソース領域とオーミックコンタクトし、かつ、チャ
ネル領域およびドレイン領域とはショットキー接合を形
成する金属からなるソース電極を有し、上記ドレイン領域に接し、上記絶縁ゲートに接するかも
しくは近傍であって、かつ上記ソース領域ならびに上記
ソース電極とは接しないように形成された第２導電型領
域を有し、上記第２導電型領域は上記ソース電極とは独立の別電極
とオーミックコンタクトし、かつ、上記ゲート電極は、金属もしくは高濃度の第２導
電型の半導体からなるものである、ことを特徴とする半導体装置。