JPH05268071A - 複数のフィードバック入力ラッチを持つｐｌａ回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力ビット数の少ないＰＬＡを使用して、単
純なステートマシンの構成では入力ビット数の制限から
実現できない複雑なステートマシンを実現すること。 【構成】 ＰＬＡステートマシンにおいて、第１のフィ
ードバック経路は、ＰＬＡオア平面２３の出力側からＰ
ＬＡ出力増幅回路２０からラッチ回路１８を介してマル
チプレクサ回路１７の入力側に向かう経路である。これ
に対して第２のフィードバック経路は、ＰＬＡオア平面
２３の出力側からＰＬＡ出力増幅回路２０および、４個
のＬＩＦＯ記憶装置を含むＬＩＦＯ記憶回路３０を経て
マルチプレクサ回路１７の入力側に至る経路である。マ
ルチプレクサ回路１７の出力側は、ＰＬＡ入力駆動回路
１９を介して、ＰＬＡアンド平面２１に結合している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の回路
技術のうちのＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏ
ｇｉｃ Ａｒｒａｙ）の入力回路に関するものである。

【０００２】

【従来技術】ＰＬＡは、汎用のプログラマブルな論理回
路として各所に用いられている。ＰＬＡ本体の回路その
ものは、ＭＯＳ、バイポーラの両製造プロセスにわたり
非常に各種の回路が従来より使われてきている。

【０００３】また、汎用のステートマシンは各種の論理
方式で構成可能であるが、ＰＬＡを使用すると複雑な状
態遷移を簡易に表すことができる。ＰＬＡによりステー
トマシンを構成する場合は、オア平面の出力の一部また
は全部をラッチ回路を介してアンド平面の入力にフィー
ドバックするだけでよい。状態遷移を引き起こす入力信
号は、フィードバック以外のアンド平面の入力になる。
ステートマシンの出力は、フィードバック出力そのもの
を使用してもよく、あるいは、オア平面に出力専用のビ
ットを設けてもよい。

【０００４】

【発明が解決しようとする課題】ＰＬＡは、前述のよう
に各種の長所をもつが、短所として回路規模が大きくな
った場合に速度の低下が著しいことが上げられる。これ
は一種のプログラマブルな論理回路としても使用される
ＲＯＭが回路規模が大きくなってもＰＬＡに較べると余
り速度が落ちないことと比較すると明らかな短所であ
る。このために、ＰＬＡの利用はＲＯＭに較べて比較的
小規模な応用に止まっている。

【０００５】また、ステートマシンを構成した場合に
は、ステートマシンの状態数がフィードバッグ入力のビ
ット数に依存し、多くの状態が必要になれば多くのフィ
ードバッグ入力数が必要となる。入力のビット数が多く
なるとＰＬＡの動作速度は急速に遅くなる。このため、
高速動作が要求される応用には、状態数の少ない小規模
なＰＬＡまでしか使用できない。

【０００６】本発明の課題は、これらの点に鑑みて、Ｐ
ＬＡ回路にフィードバック回路を追加して構成されるス
テートマシンにおいて、入力ビット数を抑制し高速動作
を確保しつつ、実使用上の状態数を拡張できるようにす
ることにある。

【０００７】

【課題を解決するための手段】本発明では、ＰＬＡ回路
に対して、入力ビット数を抑制して高速動作を確保しつ
つ、実使用上の状態数を拡張できるような付加回路を組
み込んだ構成を採用している。この付加回路は、状態遷
移の任意の遷移において状態の一時退避が行え、任意の
状態において状態の復帰を実現する論理回路である。

【０００８】すなわち、本発明では、ステートマシンを
構成するＰＬＡ回路において、ＰＬＡオア平面からのフ
ィードバック出力を直接にＰＬＡアンド平面の側に向け
て供給するための第１のフィードバック経路に加えて、
前記ＰＬＡオア平面からのフィードバック出力を、当該
フィードバック出力を一時記憶可能な一時記憶手段を介
して前記ＰＬＡアンド平面の側に向けて供給するための
第２のフィードバック経路を付加し、フィードバック経
路切り換え手段によって、これらの第１のフィードバッ
ク経路および第２のフィードバック経路を選択的にＰＬ
Ａアンド平面の入力側に接続する構成を採用している。

【０００９】ここに、一時記憶手段としては、フィード
バック出力をそれぞれ一時記憶可能な複数個の一時記憶
回路を備えたものを採用することができる。この場合に
は、フィードバック切り換え手段によって、これら複数
個の一時記憶回路に一時記憶されているフィードバック
出力を選択的に第２のフィードバック経路に出力できる
ように構成すればよい。

【００１０】また一時記憶回路としてはＬＩＦＯ記憶回
路を用いることができ、この場合、ＬＩＦＯ記憶回路へ
の読み書き制御を、ＰＬＡオア平面から出力される少な
くとも一部の信号を用いて行うようにすればよい。

【００１１】さらに具体的に本発明の構成を説明する
と、本発明は、ステートマシンを構成するＰＬＡ回路に
おいて、ＰＬＡの入力ビットラインを駆動する入力駆動
回路と、ＰＬＡの出力ビットラインを増幅し、出力信号
を駆動する出力増幅回路と、出力増幅回路の信号の少な
くとも一部の信号に並列に接続する複数の一時記憶回路
と、出力増幅回路の信号の少なくとも一部の信号によっ
て制御され、前記複数の一時記憶回路の保持している情
報のうち選択的に１つだけを通過させてＰＬＡの前記入
力駆動回路に供給するマルチプレクサ回路とを有するこ
とを特徴としている。

【００１２】

【実施例】以下に図面を参照して本発明の実施例を説明
する。図示の実施例は、ＣＭＯＳ構造の集積回路マイク
ロプロセッサ内の制御用ステート・マシンへの応用のた
めに作成されたＰＬＡに対して本発明を適用したもので
ある。このステート・マシンは、すでに解読済の命令コ
ードに基づいて、高水準で複雑なシーケンスを制御する
ためのＰＬＡであり、２１ビットの入力、５３ビットの
出力、３５０タームの論理項からなる。入力および出力
のうち各７ビットがステートマシンを構成するためのフ
ィードバックに使用されている。そのフィードバックに
つき、出力から入力への直接のフィードバック用の第１
のフィードバック経路に加えて、ＬＩＦＯ記憶回路を利
用して一時記憶を行う第２のフィードバック経路が付加
されており、これらの２つの経路が選択的に切り換え可
能になっている。ＬＩＦＯ記憶回路を利用することで、
任意の時点のステートを記憶し、他のステートに複数回
の遷移を行い、その後、必要があれば元のステートに復
帰することが可能となっている。

【００１３】図１に示すように、第１のフィードバック
経路は、ＰＬＡオア平面２３の出力側からＰＬＡ出力増
幅回路２０からラッチ回路１８を介してマルチプレクサ
回路１７の入力側に向かう経路である。これに対して第
２のフィードバック経路は、ＰＬＡオア平面２３の出力
側からＰＬＡ出力増幅回路２０およびＬＩＦＯ記憶回路
３０を経てマルチプレクサ回路１７の入力側に至る経路
である。マルチプレクサ回路１７の出力側は、ＰＬＡ入
力駆動回路１９を介して、ＰＬＡアンド平面２１に結合
している。

【００１４】ＬＩＦＯ記憶回路３０は４個のＬＩＦＯ記
憶装置１０、１１、１２、１３を備えている。これらの
記憶回路１０、１１、１２、１３は、各７ビットの記憶
装置であり、計４個で４段のＬＩＦＯ記憶回路３０の本
体を構成するものである。各記憶装置の段数は４段から
ｎ段に容易に拡張が可能である。記憶装置の各ビットは
Ｄフリップ・フロップ回路からなる。

【００１５】記憶装置１０、１１、１２、１３は、７ビ
ットのローカル・バスＳ１０３と７ビットのローカル・
バスＳ１０２に並列に接続されている。ローカル・バス
Ｓ１０３より値を書き込み、ローカル・バスＳ１０２に
値を読み出す。読み書きの制御は、各４ビットの信号群
Ｓ１０４およびＳ１０５により行われる。信号群Ｓ１０
４は読み出し、信号群Ｓ１０５は書き込みを制御する。
信号群Ｓ１０４、Ｓ１０５の各ビットは記憶装置１０、
１１、１２、１３の各段に対応している。

【００１６】ＬＩＦＯ記憶回路３０は駆動回路１４を有
している。この駆動回路１４は、ローカル・バスＳ１０
２を増幅して、記憶回路出力である信号群Ｓ１０７を駆
動する７ビット分の駆動回路である。この駆動回路１４
は、信号群Ｓ１０６により出力を制御され、１組の情報
を出力するために、この駆動回路と後述する駆動回路１
６の間にあるＬＩＦＯアクセス制御回路１５に対して、
信号群Ｓ１０４のうち該当するビットをアクティブにし
た後にＬＩＦＯ出力ポインタ（図示せず）を１つ進める
よう指示を出す。

【００１７】上記のアクセス制御回路１５は、駆動回路
１４、１６の双方から制御をうけるＬＩＦＯアクセス制
御回路である。この制御回路１５は、４段の記憶装置１
０、１１、１２、１３をそれぞれ指し示すことのできる
ポインタ装置を１組持っている（図示せず）。このポイ
ンタ装置の出力は、信号群Ｓ１０４およびＳ１０５に接
続し、ＬＩＦＯ回路を構成する各記憶装置１０、１１、
１２、１３を指定するために使用される。

【００１８】上記の駆動回路１６は、ＰＬＡからのフィ
ードバック出力である信号群Ｓ１０８を増幅してローカ
ル・バスＳ１０３を駆動する７ビット分の駆動回路であ
る。この駆動回路１６は、信号群Ｓ１０６により入力を
制御され、１組の情報を入力するごとに駆動回路１４、
１６の間にあるＬＩＦＯアクセス制御回路１５に対して
ＬＩＦＯ入力ポインタ（図示せず）を１つ進めた後、信
号群Ｓ１０５のうち該当するビットをアクティブにする
よう指示を出す。

【００１９】次に、マルチプレクサ回路１７は、第２の
フィードバック経路の出力、すなわち、ＬＩＦＯ側出力
である信号群Ｓ１０７と、直接（第１）のフィードバッ
グ経路である信号群Ｓ１１０とのうちの一方を選択的に
通過させるためのものである。この回路１７の切り換え
制御は、ＰＬＡの出力の１ビットである信号Ｓ１０７ａ
よって行われる。

【００２０】ラッチ回路１８は、直接（第１）のフィー
ドバッグ経路に挿入されており、ＰＬＡ出力タイミング
とＰＬＡ入力タイミングが異なるために、タイミング調
整のための単位時間の遅延回路として使用される。信号
群Ｓ１０６によりラッチ動作が制御される。通常は、常
に一定間隔でラッチを行っており、ＰＬＡ出力が変われ
ば、直ちにこのラッチ回路の内容も書き換えられる。

【００２１】ＰＬＡ入力駆動回路１９は２１ビット構成
である。信号群Ｓ１００とＳ１０９を併せた合計２１ビ
ットの入力信号が、この駆動回路１９において、それぞ
れ正相と逆相の２本の信号にデコードされてＰＬＡのア
ンド平面２１に入力される。これに対して、ＰＬＡ出力
増幅回路２０は５３ビット構成である。この出力増幅回
路２０には、ＰＬＡのオア平面２３をプリチャージする
ためのプリチャージ回路が含まれる。

【００２２】ＰＬＡのアンド平面２１は、各論理項ごと
に直列に最大２１段結合できるＮＭＯＳトランジスタ回
路と、やはりＮＭＯＳトランジスタからなるプルダウン
回路から構成されている。これに対して、ＰＬＡのオア
平面２３は、各出力ビットごとに直列に最大３５０個並
列に結合できるＮＭＯＳトランジスタからなるプルダウ
ン回路から構成されている。

【００２３】２２は、これらアンド平面／オア平面間の
インタフェースをとる中間ラッチ回路であり、アンド平
面２１で確定した情報を一時保持する。なお、中間ラッ
チ回路２２には、ＰＬＡのアンド平面をプリチャージす
るためのプリチャージ回路が含まれる。

【００２４】

【発明の効果】以上説明したように、本発明では、ステ
ートマシンを構成するＰＬＡ回路において、ＰＬＡオア
平面からのフィードバック出力を直接にＰＬＡアンド平
面の側に向けて供給するための第１のフィードバック経
路に加えて、ＰＬＡオア平面からのフィードバック出力
を、当該フィードバック出力を一時記憶可能な少なくと
も一つの一時記憶手段を介してＰＬＡアンド平面の側に
向けて供給するための第２のフィードバック経路を付加
し、フィードバック経路切り換え手段によって、これら
の第１のフィードバック経路および第２のフィードバッ
ク経路を選択的にＰＬＡアンド平面の入力側に接続する
構成を採用している。

【００２５】したがって、本発明によれば、入力ビット
数の少ないＰＬＡを使用することにより、単純なステー
トマシンの構成では入力ビット数の制限から実現できな
い複雑なステートマシンを実現することができる。これ
に加えて、本発明の構成を採用すれば、ＰＬＡの項数節
約の面でも効果があり、入力ビットを少なくできること
と併せてＰＬＡの更に一層の高速化を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明を適用したＰＬＡステートマシンを示す
全体構成図である。

【符号の説明】

１０、１１、１２、１３・・・ＬＩＦＯ記憶装置 １４、１６・・・駆動回路 １５・・・ＬＩＦＯアクセス制御回路 １７・・・マルチプレクサ回路 １８・・・ラッチ回路 １９・・・ＰＬＡ入力駆動回路 ２０・・・ＰＬＡ出力増幅回路 ２１・・・ＰＬＡアンド平面 ２２・・・中間ラッチ回路 ２３・・・ＰＬＡオア平面 ３０・・・ＬＩＦＯ記憶回路 Ｓ１０８・・・フィードバック出力

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ステートマシンを構成するＰＬＡ回路に
   おいて、ＰＬＡオア平面からのフィードバック出力を直
   接にＰＬＡアンド平面の側に向けて供給するための第１
   のフィードバック経路と、前記ＰＬＡオア平面からのフ
   ィードバック出力を、当該フィードバック出力を一時記
   憶可能な一時記憶手段を介して前記ＰＬＡアンド平面の
   側に向けて供給するための第２のフィードバック経路
   と、前記第１のフィードバック経路および前記第２のフ
   ィードバック経路を選択的に前記ＰＬＡアンド平面の入
   力側に接続するフィードバック経路切り換え手段とを有
   することを特徴とするＰＬＡ回路。
2. 【請求項２】 請求項１において、前記一時記憶手段
   は、前記フィードバック出力をそれぞれ一時記憶可能な
   複数個の一時記憶回路を備え、前記フィードバック切り
   換え手段は、これら複数個の一時記憶回路に一時記憶さ
   れている前記フィードバック出力を選択的に前記第２の
   フィードバック経路に出力可能となっていることを特徴
   とするＰＬＡ回路。
3. 【請求項３】 請求項２において、前記一時記憶回路の
   少なくとも一つはＬＩＦＯ記憶回路であり、このＬＩＦ
   Ｏ記憶回路への読み書き制御が、前記ＰＬＡオア平面か
   ら出力される少なくとも一部の信号によって行われるよ
   うになっていることを特徴とするＰＬＡ回路。
4. 【請求項４】 ステートマシンを構成するＰＬＡ回路に
   おいて、 ＰＬＡの入力ビットラインを駆動する入力駆動回路と、 ＰＬＡの出力ビットラインを増幅し、出力信号を駆動す
   る出力増幅回路と、 前記出力増幅回路の信号の少なくとも一部の信号に並列
   に接続する複数の一時記憶回路と、 前記出力増幅回路の信号の少なくとも一部の信号によっ
   て制御され，前記複数の一時記憶回路の保持している情
   報のうち選択的に１つだけを通過させてＰＬＡの前記入
   力駆動回路に供給するマルチプレクサ回路と、 を有することを特徴とするＰＬＡ回路。
5. 【請求項５】 請求項４において、前記複数の一時記憶
   回路のうち少なくとも１つの一時記憶回路をＬＩＦＯ記
   憶回路で構成すると共に、当該ＬＩＦＯ記憶回路の制御
   がＰＬＡの出力ビットラインの少なくとも一部の信号に
   より行われるようになっていることを特徴とするＰＬＡ
   回路。