JPH05268593A - 差分絶対値和・差分自乗和並列演算装置 - Google Patents
差分絶対値和・差分自乗和並列演算装置Info
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- JPH05268593A JPH05268593A JP6472192A JP6472192A JPH05268593A JP H05268593 A JPH05268593 A JP H05268593A JP 6472192 A JP6472192 A JP 6472192A JP 6472192 A JP6472192 A JP 6472192A JP H05268593 A JPH05268593 A JP H05268593A
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Abstract
(57)【要約】
【目的】 メモリの出力ポートを低減する。また、個々
の演算回路に送る画素を選択するセレクタ及びメモリか
ら読み出された現画素ブロックの画素を１サイクルごと
にシフトするためのシフトレジスタを不要にする。 【構成】 前フレームから切り出した水平方向に１画素
づつずれた複数の画素ブロックと、現フレームから切り
出した画素ブロックの間のＬ１もしくはＬ２ノルムを並
列に計算するＬ１・Ｌ２ノルム並列演算装置において、
連続したアドレスに置かれた複数のデータを一度に読み
出すことができる複数の出力ポートを有するメモリ上
に、前フレームの画素を保持する画素保持し、これから
連続したアドレスを持った複数の画素を一度に読み出し
て、同時に現フレームから画素ブロックの画素を切り出
し、この切出された画素ブロックの画素を前記ポート数
と同じ数の複数の演算器のすべてに放送する手段とを備
える。
の演算回路に送る画素を選択するセレクタ及びメモリか
ら読み出された現画素ブロックの画素を１サイクルごと
にシフトするためのシフトレジスタを不要にする。 【構成】 前フレームから切り出した水平方向に１画素
づつずれた複数の画素ブロックと、現フレームから切り
出した画素ブロックの間のＬ１もしくはＬ２ノルムを並
列に計算するＬ１・Ｌ２ノルム並列演算装置において、
連続したアドレスに置かれた複数のデータを一度に読み
出すことができる複数の出力ポートを有するメモリ上
に、前フレームの画素を保持する画素保持し、これから
連続したアドレスを持った複数の画素を一度に読み出し
て、同時に現フレームから画素ブロックの画素を切り出
し、この切出された画素ブロックの画素を前記ポート数
と同じ数の複数の演算器のすべてに放送する手段とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は、動画像符号化のアルゴ
リズムの一つである動き補償に必要なブロックマッチン
グの基本となる差分絶対値和（以下、Ｌ１ノルムとい
う）もしくは差分自乗演算器（以下、Ｌ２ノルムとい
う）計算を並列に行うＬ１・Ｌ２ノルム並列演算装置に
関するものである。
リズムの一つである動き補償に必要なブロックマッチン
グの基本となる差分絶対値和（以下、Ｌ１ノルムとい
う）もしくは差分自乗演算器（以下、Ｌ２ノルムとい
う）計算を並列に行うＬ１・Ｌ２ノルム並列演算装置に
関するものである。
【０００２】
【従来の技術】（１）Ｌ１・Ｌ２ノルム 図２は、従来のＬ１・Ｌ２ノルム計算の対象となる画素
ブロックの例を説明するための図である。この例では、
画素ブロックは８×８の大きさである。Ｌ１・Ｌ２ノル
ムは、現フレーム中の画素ブロック１と前フレーム２中
の複数の画素ブロック３〜５の間で次式（１），式
（２）によって計算される。
ブロックの例を説明するための図である。この例では、
画素ブロックは８×８の大きさである。Ｌ１・Ｌ２ノル
ムは、現フレーム中の画素ブロック１と前フレーム２中
の複数の画素ブロック３〜５の間で次式（１），式
（２）によって計算される。
【０００３】
【数１】
【０００４】
【数２】
【０００５】ここで、Ｘｊ(ｉ）は、前フレーム２から
切り出した画素ブロック３〜５中の画素である。また、
Ｙ(ｉ）は、現フレームから切り出した画素ブロック１
中の画素である。ｊは複数の前画素ブロックにつけられ
た番号を表す。図２の場合、ｊ＝３，４，５の画素ブロ
ックは、水平方向に１画素ずれているのみであり、大部
分の画素は共通である。ただし、実際には、Ｌ１もしく
はＬ２ノルム計算の対象となる複数の前画素ブロック間
のずれは水平方向に１画素のみとは限らない。水平もし
くは垂直方向に任意の画素数だけずれている場合があり
うる。Ｌ１ノルムとＬ２ノルムの違いは、２画素の差を
計算した後、絶対値をとるか乗算するかだけであるの
で、以下では、Ｌ１ノルムについてのみ説明する。
切り出した画素ブロック３〜５中の画素である。また、
Ｙ(ｉ）は、現フレームから切り出した画素ブロック１
中の画素である。ｊは複数の前画素ブロックにつけられ
た番号を表す。図２の場合、ｊ＝３，４，５の画素ブロ
ックは、水平方向に１画素ずれているのみであり、大部
分の画素は共通である。ただし、実際には、Ｌ１もしく
はＬ２ノルム計算の対象となる複数の前画素ブロック間
のずれは水平方向に１画素のみとは限らない。水平もし
くは垂直方向に任意の画素数だけずれている場合があり
うる。Ｌ１ノルムとＬ２ノルムの違いは、２画素の差を
計算した後、絶対値をとるか乗算するかだけであるの
で、以下では、Ｌ１ノルムについてのみ説明する。
【０００６】前記Ｌ１・Ｌ２ノルムに関する技術につて
は、例えば、K.Kikuchi, Y.Nukada,Y.Aoki, T.Kanou,
Y.Endo, T.Nishitani, “A Single-Chip 16-bit 25ns V
ideo/Image Signal Processer” ISSCC Digest Technic
al Paper, pp.170-171, Feb1989.に記載されている。
は、例えば、K.Kikuchi, Y.Nukada,Y.Aoki, T.Kanou,
Y.Endo, T.Nishitani, “A Single-Chip 16-bit 25ns V
ideo/Image Signal Processer” ISSCC Digest Technic
al Paper, pp.170-171, Feb1989.に記載されている。
【０００７】（２）従来技術の第１の例 前記Ｌ１ノルムの計算対象となる画素ブロックの例を図
３に示す。ここで、簡単のために、画素ブロックの大き
さは４×４としている。図中の破線で囲まれた領域の画
素ブロック６についてＬ１ノルムを計算する。なお、Ｘ
５，Ｘ６，Ｘ７，Ｘ８，Ｘ２１，Ｘ２２，……はそれぞ
れ前記式（１）におけるＸ５(０），Ｘ５(１），Ｘ５
(２），Ｘ５(３），Ｘ５(４），Ｘ５(５），……に、Ｙ
０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，……はそれぞれＹ
(０），Ｙ(１），Ｙ(２），Ｙ(３），Ｙ(４），……に
対応する。この画素ブロック６に対するＬ１ノルムを４
並列で計算する従来技術の第１の例の回路構成を図４に
示す。前フレーム２の画素は４バンク構成のメモリ７-
０〜７-３に置かれている。メモリ７-０〜７-３は、メ
モリ７-０が０番地、メモリ７-１が１番地、メモリ７-
２が２番地、７-３が３番地、メモリ７-０が４番地、メ
モリ７-１が５番地とアドレスが与えられており、連続
した４番地のデータを一度に読み出すことができる。画
素Ｘ０は０番地、Ｘ１は１番地、Ｘ２は２番地、……と
添え字と同じアドレスに置かれている。このメモリ７-
０〜７-３から読み出された４データは、４データロー
テーション回路９によって最下位番地のデータが左端の
差分絶対値演算器１１-０に入力するようにシフトされ
る。現画素ブロック１中の画素は、メモリ７-０〜７-３
と同じ構成のメモリ８-０〜８-３上の添え字と同じアド
レスに置かれている。また、４データローテーション回
路９の作用も同じである。従って、図示したように差分
絶対値演算器１１-０〜１１-３において｜Ｘ５−Ｙ０
｜，｜Ｘ６−Ｙ１｜，｜Ｘ７−Ｙ２｜，｜Ｘ８−Ｙ３｜
を同時に計算することができ、最終的にアキュムレータ
１３に前画素ブロック６に対するＬ１ノルムを得ること
ができる。
３に示す。ここで、簡単のために、画素ブロックの大き
さは４×４としている。図中の破線で囲まれた領域の画
素ブロック６についてＬ１ノルムを計算する。なお、Ｘ
５，Ｘ６，Ｘ７，Ｘ８，Ｘ２１，Ｘ２２，……はそれぞ
れ前記式（１）におけるＸ５(０），Ｘ５(１），Ｘ５
(２），Ｘ５(３），Ｘ５(４），Ｘ５(５），……に、Ｙ
０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，……はそれぞれＹ
(０），Ｙ(１），Ｙ(２），Ｙ(３），Ｙ(４），……に
対応する。この画素ブロック６に対するＬ１ノルムを４
並列で計算する従来技術の第１の例の回路構成を図４に
示す。前フレーム２の画素は４バンク構成のメモリ７-
０〜７-３に置かれている。メモリ７-０〜７-３は、メ
モリ７-０が０番地、メモリ７-１が１番地、メモリ７-
２が２番地、７-３が３番地、メモリ７-０が４番地、メ
モリ７-１が５番地とアドレスが与えられており、連続
した４番地のデータを一度に読み出すことができる。画
素Ｘ０は０番地、Ｘ１は１番地、Ｘ２は２番地、……と
添え字と同じアドレスに置かれている。このメモリ７-
０〜７-３から読み出された４データは、４データロー
テーション回路９によって最下位番地のデータが左端の
差分絶対値演算器１１-０に入力するようにシフトされ
る。現画素ブロック１中の画素は、メモリ７-０〜７-３
と同じ構成のメモリ８-０〜８-３上の添え字と同じアド
レスに置かれている。また、４データローテーション回
路９の作用も同じである。従って、図示したように差分
絶対値演算器１１-０〜１１-３において｜Ｘ５−Ｙ０
｜，｜Ｘ６−Ｙ１｜，｜Ｘ７−Ｙ２｜，｜Ｘ８−Ｙ３｜
を同時に計算することができ、最終的にアキュムレータ
１３に前画素ブロック６に対するＬ１ノルムを得ること
ができる。
【０００８】前記従来技術の第１の例に関する技術につ
いては、例えば、南，山内，田代，鈴木，笠井，高橋，
遠藤，浜口著、「ビデオシグナルプロセッサＩＤＳＰの
データフロー制御」、1991、信学技法、ICD91-12、pp.2
5-32に記載されている。
いては、例えば、南，山内，田代，鈴木，笠井，高橋，
遠藤，浜口著、「ビデオシグナルプロセッサＩＤＳＰの
データフロー制御」、1991、信学技法、ICD91-12、pp.2
5-32に記載されている。
【０００９】（３）従来技術の第２の例 前記Ｌ１ノルムの計算対象となる画素ブロックの第２の
例を図５に示す。前記第１の例で示した画素ブロック６
の他に、水平方向に１画素づつずれた画素ブロック１
５，１６，１７が示されている。これらの４画素ブロッ
ク６，１５，１６，１７に対するＬ１ノルムを４並列で
計算する従来技術の第２の例の回路構成を図６に示す。
前フレーム２の画素は、２出力ポートを持ったメモリ１
８上の添え字と同じアドレスに置かれている。現画素ブ
ロック１中の画素は、メモリ１９上の添え字と同じアド
レスに置かれている。メモリ１８のポート０からは破線
で囲まれた画素が、ポート１からは、直線で囲まれた画
素が読み出される。セレクタ２１-０，２１-１，２１-
２は、これらの画素からそれぞれ画素ブロック１７，１
６，１５の画素を選択する。また、レジスタ２０-０〜
２０-３は、シフトレジスタであり、メモリ１９から読
み出された現画素ブロック１の画素を１サイクルごとに
シフトする。従って、差分絶対値演算器２２-０〜２２-
３でそれぞれ画素ブロック１７，１６，１５，６と現画
素ブロック１の差分絶対値を計算し、アキュムレータ２
３-０〜２３-３に画素ブロック１７，１６，１５，６と
現画素ブロック１のＬ１ノルムを得ることができる。
例を図５に示す。前記第１の例で示した画素ブロック６
の他に、水平方向に１画素づつずれた画素ブロック１
５，１６，１７が示されている。これらの４画素ブロッ
ク６，１５，１６，１７に対するＬ１ノルムを４並列で
計算する従来技術の第２の例の回路構成を図６に示す。
前フレーム２の画素は、２出力ポートを持ったメモリ１
８上の添え字と同じアドレスに置かれている。現画素ブ
ロック１中の画素は、メモリ１９上の添え字と同じアド
レスに置かれている。メモリ１８のポート０からは破線
で囲まれた画素が、ポート１からは、直線で囲まれた画
素が読み出される。セレクタ２１-０，２１-１，２１-
２は、これらの画素からそれぞれ画素ブロック１７，１
６，１５の画素を選択する。また、レジスタ２０-０〜
２０-３は、シフトレジスタであり、メモリ１９から読
み出された現画素ブロック１の画素を１サイクルごとに
シフトする。従って、差分絶対値演算器２２-０〜２２-
３でそれぞれ画素ブロック１７，１６，１５，６と現画
素ブロック１の差分絶対値を計算し、アキュムレータ２
３-０〜２３-３に画素ブロック１７，１６，１５，６と
現画素ブロック１のＬ１ノルムを得ることができる。
【００１０】従来技術の第２の例に関する技術は、例え
ば、K.Yang M.Sun L.Wu “A FamilyVLSI Design for th
e Motion Compensation Block Algorithm” IEEE Tran
s. on Circuits and Systems, vol.36, pp.137-1325, O
ct. 1989.に記載されている。
ば、K.Yang M.Sun L.Wu “A FamilyVLSI Design for th
e Motion Compensation Block Algorithm” IEEE Tran
s. on Circuits and Systems, vol.36, pp.137-1325, O
ct. 1989.に記載されている。
【００１１】
【発明が解決しようとする課題】ところが、従来技術の
第１の例においては、４並列演算の場合、前フレーム２
の画素を読み出すために４ポート、現画素ブロック１の
画素を読み出すために４ポート、計８出力ポート必要で
あり、多数の出力ポートを持ったメモリが必要であると
いう問題がある。また、差分絶対値を累算するために、
加算器１２をトリー状に結合するパスが必要であるとい
う問題がある。
第１の例においては、４並列演算の場合、前フレーム２
の画素を読み出すために４ポート、現画素ブロック１の
画素を読み出すために４ポート、計８出力ポート必要で
あり、多数の出力ポートを持ったメモリが必要であると
いう問題がある。また、差分絶対値を累算するために、
加算器１２をトリー状に結合するパスが必要であるとい
う問題がある。
【００１２】従来技術の第２の例においては、前フレー
ム２の画素を２画素同時に読み出すために２ポートメモ
リ１８が必要となり、しかも個々の演算回路に送る画素
を選択するセレクタ２１-０〜２１-２が必要となるとい
う問題がある。また、メモリ１９から読み出された現画
素ブロック１の画素を１サイクルごとにシフトするため
にシフトレジスタ２０-０〜２０-３が必要になるという
問題がある。
ム２の画素を２画素同時に読み出すために２ポートメモ
リ１８が必要となり、しかも個々の演算回路に送る画素
を選択するセレクタ２１-０〜２１-２が必要となるとい
う問題がある。また、メモリ１９から読み出された現画
素ブロック１の画素を１サイクルごとにシフトするため
にシフトレジスタ２０-０〜２０-３が必要になるという
問題がある。
【００１３】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、メモリの出力ポー
トを低減することが可能な技術を提供することにある。
されたものであり、本発明の目的は、メモリの出力ポー
トを低減することが可能な技術を提供することにある。
【００１４】本発明の他の目的は、個々の演算回路に送
る画素を選択するセレクタ及びメモリから読み出された
現画素ブロック１の画素を１サイクルごとにシフトする
ためのシフトレジスタを不要にすることが可能な技術を
提供することにある。
る画素を選択するセレクタ及びメモリから読み出された
現画素ブロック１の画素を１サイクルごとにシフトする
ためのシフトレジスタを不要にすることが可能な技術を
提供することにある。
【００１５】本発明の前記目的ならびにその他の目的及
び新規な特徴は、本明細書の記述及び添付図面によって
明らかにする。
び新規な特徴は、本明細書の記述及び添付図面によって
明らかにする。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、前フレームから切り出した水平方向に１
画素づつずれた複数の画素ブロックと、現フレームから
切り出した画素ブロックの間のＬ１もしくはＬ２ノルム
を並列に計算するＬ１・Ｌ２ノルム並列演算装置におい
て、連続したアドレスに置かれた複数のデータを一度に
読み出すことができる複数の出力ポートを有するメモリ
と、該メモリ上に前フレームの画素を保持する画素保持
手段と、該画素保持手段から連続したアドレスを持った
複数の画素を一度に読み出して、同時に現フレームから
画素ブロックの画素を切り出す手段と、該切り出す手段
によって切り出された画素ブロックの画素を前記ポート
数と同じ数の複数の演算器のすべてに放送する手段とを
備えることを特徴とする。
に、本発明は、前フレームから切り出した水平方向に１
画素づつずれた複数の画素ブロックと、現フレームから
切り出した画素ブロックの間のＬ１もしくはＬ２ノルム
を並列に計算するＬ１・Ｌ２ノルム並列演算装置におい
て、連続したアドレスに置かれた複数のデータを一度に
読み出すことができる複数の出力ポートを有するメモリ
と、該メモリ上に前フレームの画素を保持する画素保持
手段と、該画素保持手段から連続したアドレスを持った
複数の画素を一度に読み出して、同時に現フレームから
画素ブロックの画素を切り出す手段と、該切り出す手段
によって切り出された画素ブロックの画素を前記ポート
数と同じ数の複数の演算器のすべてに放送する手段とを
備えることを特徴とする。
【００１７】前記演算器は、差分絶対値演算器又は差分
自乗演算器と累算器からなることを特徴とする。
自乗演算器と累算器からなることを特徴とする。
【００１８】
【作用】前述の手段によれば、従来技術の第１の例で用
いられている複数バンクメモリとデータローテーション
回路によって構成され、連続したアドレスに置かれた複
数のデータを一度に読み出すことができるメモリ上に、
前フレームの画素を保持し、そこから連続したアドレス
を持った複数の画素を一度に読み出して、差分絶対値演
算器もしくは差分自乗演算器と累算器からなる複数の演
算回路に並列に送り、同時に現画素ブロックの画素を前
記演算器すべてに放送するので、個々のメモリから現ブ
ロックの画素を読み出すためのポートが１個で済み、必
要なメモリのポート数は演算並列度＋１となり、従来技
術の第１の例に比べて大幅に削減される。また、差分絶
対値を累算するために、加算器をトリー状に結合する必
要もない。
いられている複数バンクメモリとデータローテーション
回路によって構成され、連続したアドレスに置かれた複
数のデータを一度に読み出すことができるメモリ上に、
前フレームの画素を保持し、そこから連続したアドレス
を持った複数の画素を一度に読み出して、差分絶対値演
算器もしくは差分自乗演算器と累算器からなる複数の演
算回路に並列に送り、同時に現画素ブロックの画素を前
記演算器すべてに放送するので、個々のメモリから現ブ
ロックの画素を読み出すためのポートが１個で済み、必
要なメモリのポート数は演算並列度＋１となり、従来技
術の第１の例に比べて大幅に削減される。また、差分絶
対値を累算するために、加算器をトリー状に結合する必
要もない。
【００１９】また、従来技術の第２の例において必要で
あった個々の演算回路に送る画素を選択するセレクタ及
びメモリから読み出された現画素ブロックの画素を１サ
イクルごとにシフトするためのシフトレジスタが不要と
なる。また、各メモリの出力ポートは１個でも良く、２
ポートメモリという制限はなくなる。
あった個々の演算回路に送る画素を選択するセレクタ及
びメモリから読み出された現画素ブロックの画素を１サ
イクルごとにシフトするためのシフトレジスタが不要と
なる。また、各メモリの出力ポートは１個でも良く、２
ポートメモリという制限はなくなる。
【００２０】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００２１】図１は、本発明の実施例のＬ１・Ｌ２ノル
ム並列演算装置の構成を示すブロック図である。前述の
従来技術の第２の例の説明と同じく図５に示す水平方向
に１画素づつずれた画素ブロック６，１５，１６，１７
についてＬ１ノルムを計算する場合を示す。
ム並列演算装置の構成を示すブロック図である。前述の
従来技術の第２の例の説明と同じく図５に示す水平方向
に１画素づつずれた画素ブロック６，１５，１６，１７
についてＬ１ノルムを計算する場合を示す。
【００２２】図１において、７-０〜７-３は４バンク構
成の前フレーム内画素保持用メモリ、９は４データロー
テーション回路、１０はレジスタ、１２は加算器、１４
はＬ１ノルム書き込み用メモリ、１９は現画素ブロック
内画素保持用のメモリ、２２-０〜２２-３は差分絶対値
演算器、２３-０〜２３-３はアキュムレータ、２４-１
〜２４-３，２５-１〜２５-３は２・１セレクタであ
る。
成の前フレーム内画素保持用メモリ、９は４データロー
テーション回路、１０はレジスタ、１２は加算器、１４
はＬ１ノルム書き込み用メモリ、１９は現画素ブロック
内画素保持用のメモリ、２２-０〜２２-３は差分絶対値
演算器、２３-０〜２３-３はアキュムレータ、２４-１
〜２４-３，２５-１〜２５-３は２・１セレクタであ
る。
【００２３】前記従来技術の第１の例で用いられている
４バンク構成のメモリ７-０〜７-３から最初に４画素Ｘ
８，Ｘ５，Ｘ６，Ｘ７が読み出され、同じく従来技術の
第１の例で用いられている４データローテーション回路
９でアドレスの低い順番Ｘ５，Ｘ６，Ｘ７，Ｘ８に並べ
直されて差分絶対値演算器２２-０〜２２-３に送られ
る。
４バンク構成のメモリ７-０〜７-３から最初に４画素Ｘ
８，Ｘ５，Ｘ６，Ｘ７が読み出され、同じく従来技術の
第１の例で用いられている４データローテーション回路
９でアドレスの低い順番Ｘ５，Ｘ６，Ｘ７，Ｘ８に並べ
直されて差分絶対値演算器２２-０〜２２-３に送られ
る。
【００２４】メモリ１９から読み出された現画素ブロッ
ク１の画素Ｙ０は、差分絶対値演算器２２-０〜２２-３
に放送される。次に、メモリ７-０〜７-３から４画素Ｘ
８，Ｘ９，Ｘ６，Ｘ７が読み出され、データローテーシ
ョン回路９でアドレの低い順番Ｘ６，Ｘ７，Ｘ８，Ｘ９
に並べ直されて差分絶対値演算器２２-０〜２２-３に送
られる。メモリ１９からは、画素Ｙ１が、差分絶対値演
算器２２-０〜２２-３に放送される。以下、同様にして
差分絶対値演算器２２-０〜２２-３でそれぞれ画素ブロ
ック６，１５，１６，１７の画素と現画素ブロック１の
画素の間の差分絶対値が計算され、アキュムレータ２３
-０〜２３-３にＬ１ノルムを得ることができる。なお、
途切れなくＬ１ノルムを計算するためには、図１に示す
ように、アキュムレータ２３-１〜２３-３を２重化し、
計算済みのＬ１ノルムをメモリ１４に書き込むまで上書
きされないようにする必要がある。
ク１の画素Ｙ０は、差分絶対値演算器２２-０〜２２-３
に放送される。次に、メモリ７-０〜７-３から４画素Ｘ
８，Ｘ９，Ｘ６，Ｘ７が読み出され、データローテーシ
ョン回路９でアドレの低い順番Ｘ６，Ｘ７，Ｘ８，Ｘ９
に並べ直されて差分絶対値演算器２２-０〜２２-３に送
られる。メモリ１９からは、画素Ｙ１が、差分絶対値演
算器２２-０〜２２-３に放送される。以下、同様にして
差分絶対値演算器２２-０〜２２-３でそれぞれ画素ブロ
ック６，１５，１６，１７の画素と現画素ブロック１の
画素の間の差分絶対値が計算され、アキュムレータ２３
-０〜２３-３にＬ１ノルムを得ることができる。なお、
途切れなくＬ１ノルムを計算するためには、図１に示す
ように、アキュムレータ２３-１〜２３-３を２重化し、
計算済みのＬ１ノルムをメモリ１４に書き込むまで上書
きされないようにする必要がある。
【００２５】以上の説明からわかるように、本実施例に
よれば、個々のメモリ７-０〜７-３から現ブロックの画
素を読み出すためのポートが１個で済み、必要なメモリ
のポート数は、演算並列度＋１となり、従来技術の第１
の例に比べて大幅に削減される。また、差分絶対値を累
算するために、加算器１２をトリー状に結合する必要も
ない。
よれば、個々のメモリ７-０〜７-３から現ブロックの画
素を読み出すためのポートが１個で済み、必要なメモリ
のポート数は、演算並列度＋１となり、従来技術の第１
の例に比べて大幅に削減される。また、差分絶対値を累
算するために、加算器１２をトリー状に結合する必要も
ない。
【００２６】さらに、従来技術の第２の例において必要
であった個々の演算回路に送る画素を選択するセレクタ
２１-０〜２１-２、およびメモリ１９から読み出された
現画素ブロック１の画素を１サイクルごとにシフトする
ためのシフトレジスタ２０-０〜２０-３は不要となる。
また、各メモリの出力ポートは１個でも良く、２ポート
メモリという制限はなくなる。
であった個々の演算回路に送る画素を選択するセレクタ
２１-０〜２１-２、およびメモリ１９から読み出された
現画素ブロック１の画素を１サイクルごとにシフトする
ためのシフトレジスタ２０-０〜２０-３は不要となる。
また、各メモリの出力ポートは１個でも良く、２ポート
メモリという制限はなくなる。
【００２７】なお、前述の実施例では簡単のために４×
４画素ブロックに対して４並列演算を行う場合について
のみ説明したが、本発明は任意の並列度、任意の画素ブ
ロックサイズに対して適用できる。
４画素ブロックに対して４並列演算を行う場合について
のみ説明したが、本発明は任意の並列度、任意の画素ブ
ロックサイズに対して適用できる。
【００２８】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
【００２９】
【発明の効果】以上、説明したように、本発明によれ
ば、個々のメモリから現ブロックの画素を読み出すため
のポートが１個で済み、必要なメモリのポート数は演算
並列度＋１となり、従来技術の第１の例に比べて大幅に
削減される。また、差分絶対値を累算するために、加算
器をトリー状に結合する必要もない。
ば、個々のメモリから現ブロックの画素を読み出すため
のポートが１個で済み、必要なメモリのポート数は演算
並列度＋１となり、従来技術の第１の例に比べて大幅に
削減される。また、差分絶対値を累算するために、加算
器をトリー状に結合する必要もない。
【図１】 本発明の実施例の全探索向きＬ１・Ｌ２ノル
ム並列演算装置の構成を示すブロック図、
ム並列演算装置の構成を示すブロック図、
【図２】 Ｌ１ノルムとＬ２ノルムの計算式を説明する
ための前フレーム内の画素ブロックと現ブロックを示す
図、
ための前フレーム内の画素ブロックと現ブロックを示す
図、
【図３】 従来技術の第１の例を説明するための計算の
対象となる画素ブロックを示す図、
対象となる画素ブロックを示す図、
【図４】 従来技術の第１の例を説明するための回路構
成図、
成図、
【図５】 従来技術の第２の例を説明するための計算の
対象となる画素ブロックを示す図、
対象となる画素ブロックを示す図、
【図６】 従来技術の第２の例を説明するための回路構
成図。
成図。
１…現画素ブロック、２…前フレーム、３，４，５，
６，１５，１６，１７…前フレーム内の画素ブロック、
７-０〜７-３…４バンク構成の前フレーム内画素保持用
メモリ、８-０〜８-３…４バンク構成の現画素ブロック
内画素保持用メモリ、９…４データローテーション回
路、１０…レジスタ、１１-０〜１１-３，２２-０〜２
２-３…差分絶対値演算器、１２…加算器、１３，２３-
０〜２３-３…アキュムレータ、１４…Ｌ１ノルム書き
込み用メモリ、１８…前フレーム内画素保持用の２ポー
トメモリ、１９…現画素ブロック内画素保持用のメモ
リ、２０−０〜２０−３…４シフトレジスタを構成する
レジスタ、２１-０〜２１-２，２４-１〜２４-３，２５
-１〜２５-３…２・１セレクタ。
６，１５，１６，１７…前フレーム内の画素ブロック、
７-０〜７-３…４バンク構成の前フレーム内画素保持用
メモリ、８-０〜８-３…４バンク構成の現画素ブロック
内画素保持用メモリ、９…４データローテーション回
路、１０…レジスタ、１１-０〜１１-３，２２-０〜２
２-３…差分絶対値演算器、１２…加算器、１３，２３-
０〜２３-３…アキュムレータ、１４…Ｌ１ノルム書き
込み用メモリ、１８…前フレーム内画素保持用の２ポー
トメモリ、１９…現画素ブロック内画素保持用のメモ
リ、２０−０〜２０−３…４シフトレジスタを構成する
レジスタ、２１-０〜２１-２，２４-１〜２４-３，２５
-１〜２５-３…２・１セレクタ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/70 ４１０ 9071−5Ｌ
Claims (2)
- 【請求項１】 前フレームから切り出した水平方向に１
画素づつずれた複数の画素ブロックと、現フレームから
切り出した画素ブロックの間の差分絶対値和もしくは差
分自乗和を並列に計算する差分絶対値和・差分自乗和並
列演算装置において、連続したアドレスに置かれた複数
のデータを一度に読み出すことができる複数の出力ポー
トを有するメモリと、該メモリ上に前フレームの画素を
保持する画素保持手段と、該画素保持手段から連続した
アドレスを持った複数の画素を一度に読み出して、同時
に現フレームから画素ブロックの画素を切り出す手段
と、該切り出す手段によって切り出された画素ブロック
の画素を前記ポート数と同じ数の複数の演算器のすべて
に放送する手段とを備えることを特徴とする差分絶対値
和・差分自乗和並列演算装置。 - 【請求項２】 請求項１に記載の差分絶対値和・差分自
乗和並列演算装置において、前記演算器は、差分絶対値
演算器もしくは差分自乗演算器と累算器からなることを
特徴とする差分絶対値和・差分自乗和並列演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472192A JPH05268593A (ja) | 1992-03-23 | 1992-03-23 | 差分絶対値和・差分自乗和並列演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472192A JPH05268593A (ja) | 1992-03-23 | 1992-03-23 | 差分絶対値和・差分自乗和並列演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268593A true JPH05268593A (ja) | 1993-10-15 |
Family
ID=13266306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6472192A Pending JPH05268593A (ja) | 1992-03-23 | 1992-03-23 | 差分絶対値和・差分自乗和並列演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000043868A1 (fr) * | 1999-01-20 | 2000-07-27 | Hitachi, Ltd. | Processeur de donnees et dispositif d'operation arithmetique |
| US7154950B2 (en) | 2000-06-07 | 2006-12-26 | Intel Corporation | Adaptive early exit techniques in image correlation |
| JP2007088910A (ja) * | 2005-09-22 | 2007-04-05 | Olympus Imaging Corp | 動きベクトル検出装置及び撮像装置 |
| US8804844B2 (en) | 2000-06-07 | 2014-08-12 | Analog Devices, Inc. | Adaptive early exit techniques in image correlation |
-
1992
- 1992-03-23 JP JP6472192A patent/JPH05268593A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000043868A1 (fr) * | 1999-01-20 | 2000-07-27 | Hitachi, Ltd. | Processeur de donnees et dispositif d'operation arithmetique |
| US7154950B2 (en) | 2000-06-07 | 2006-12-26 | Intel Corporation | Adaptive early exit techniques in image correlation |
| US8804844B2 (en) | 2000-06-07 | 2014-08-12 | Analog Devices, Inc. | Adaptive early exit techniques in image correlation |
| JP2007088910A (ja) * | 2005-09-22 | 2007-04-05 | Olympus Imaging Corp | 動きベクトル検出装置及び撮像装置 |
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