JPH0527133B2 - - Google Patents
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- JPH0527133B2 JPH0527133B2 JP59065845A JP6584584A JPH0527133B2 JP H0527133 B2 JPH0527133 B2 JP H0527133B2 JP 59065845 A JP59065845 A JP 59065845A JP 6584584 A JP6584584 A JP 6584584A JP H0527133 B2 JPH0527133 B2 JP H0527133B2
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- voltage deviation
- output
- reactive power
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/30—Reactive power compensation
Landscapes
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Description
〔発明の属する技術分野〕
この発明は、リアクトルを流れる電流の位相制
御や、コンデンサの開閉をサイリスタなどの半導
体スイツチによつて行なうことにより、電力系統
の無効電力を補償し、これにより、系統電圧の安
定化を行なつて高品質の電力を効率的に供給する
ための静止形無効電力補償装置（以下、SVCと
もいう。）に関する。 〔従来技術とその問題点〕 この種の無効電力補償装置としては、第１図に
示すようなものがある。なお、第１図は無効電力
補償装置の従来例を示す構成図で、１，５はトラ
ンス、２，２６はリアクトル、４はサイリスタス
イツチ、６は電圧検出器、７は電圧設定器、８は
加算器、２４は電圧調節器、２５は点弧角調節
器、１４はゲートパルス発生器、２７はコンデン
サである。 同図の装置は、リアクトル２を流れる遅相電流
をサイリスタスイツチ４によつて位相制御するこ
とによつて遅相電流の大きさを連続的に制御し、
系統の無効電力を補償して系統電圧の安定化を行
なうものである。リアクトル２６およびコンデン
サ２７は、サイリスタスイツチ４の位相制御に起
因して発生する高調波電流を除去するフイルタ機
能をもつていると共に、系統が必要とする進相の
無効電力を供給するために設けられている。 この種の装置の制御方式としては、一般に同図
に示すように、系統電圧を閉ループ制御によつて
一定に保つような制御方式がとられる。被制御量
である系統電圧は、トランスPT５と電圧検出器
６とによつて、系統電圧に比例した直流電圧Ｖと
して検出される。この電圧は、電圧設定器７で設
定される電圧Vrefと比較され、それらの差（電圧
偏差ΔV）が加算器８で演算され、電圧調節器２
４に入力される。電圧調節器２４は、例えば比例
積分形の調節器であり、電圧偏差ΔVが入力され
ると、この偏差ΔVに比例した電圧とΔVを積分
した電圧とを加算した電圧が出力され、その出力
電圧に基づいて点弧角調節器２５によつてサイリ
スタに与えられるゲートパルスの位相が決めら
れ、ゲートパルス発生器１４によつてその位相の
ゲートパルスがサイリスタ４に与えられる。電圧
調節器２４は、正の電圧偏差ΔVが入力される
と、サイリスタの点弧位相を調節してSVCのと
る遅相無効電力を増して系統電圧を下げ、逆に、
負の電圧偏差ΔVが入力されると、その遅相無効
電力を減じて系統電圧を上げるような制御電圧を
出力し、最終的に電圧偏差が零となるような制御
電圧を出力して定常状態となる。このようにし
て、電圧調節器２４によつて、系統電圧検出値Ｖ
と設定電圧Vrefが一致するように制御が行なわ
れ、系統電圧が一定に保たれることになる。 以上に述べたようなSVCは、サイリスタスイ
ツチによつてリアクトルを流れる遅相電流を位相
制御するものであるので、本質的に進みの無効電
力を補償することができない。このため、例えば
系統が零からQcまでの進相無効電力のみを必要
とする場合には、Qcの進相容量をもつたコンデ
ンサ２７を設け、リアクトル２とサイリスタスイ
ツチ４によつて零からQcまでの遅相電力を調整
するように構成する必要があり、補償容量Qcと
同じ容量のコンデンサを設置することになるの
で、装置全体の価格が高くなつてしまうという問
題がある。また、系統が平均的に必要としている
無効電力が小さく、SVCがほぼ零出力で運転し
ていることが多い場合には、リアクトル２とサイ
リスタスイツチ４はほぼQcの遅相無効電力を流
し、またコンデンサもQcの進相無効電力を流し
ていることになるため、運転損失が大きくなつて
しまう。さらに、前述のように、サイリスタの位
相制御に起因する高調波電流が発生するため、こ
れを除去するための付属設備を設ける必要があ
る。 このため、系統が必要としている無効電力が進
相無効電力のみである場合には、経済的な理由な
どから、複数のコンデンサバンクの開閉をサイリ
スタスイツチによつて行ない、段階的な進相無効
電力補償を行なう形のSVCが採用されるように
なつてきている。この種のSVCは、本質的に高
調波の発生がなく、また、前述のものと違い、
SVCが小さい出力で運転していることが多い場
合には、運転損失は小さいという特徴がある。 しかしながら、この形のSVCにおいては、第
１図のような電圧調節器によつて制御を行なおう
とすると、無効電力補償が段階的であるために系
統電圧を電圧設定値と一致するように制御するこ
とはできず、必らず補償し得ない電圧偏差が残つ
てしまう。このため、電圧調節器２４には、その
残留電圧偏差が入力され、それを積分して出力が
変化してしまうため、コンデンサバンクがひんぱ
んに開閉するハンチング現象が起こつたり、調節
器２４のアンプが飽和して制御不能になるなど、
正常な制御を行なうことができないという問題が
ある。 〔発明の目的〕 この発明は、かかる事情のもとになされたもの
で、このようなコンデンサバンクの選択開閉を安
定に制御し得る無効電力補償装置を提供すること
を目的とする。 〔発明の要点〕 この発明は、第１図のような比例積分形の調節
器に代えて、デジタル加減算器を設け、そのデジ
タル出力信号に従つて投入すべきコンデンサバン
ク数（あるいはSVCの出力無効電力量）を決め
るようにし、そのデジタル加減算器の出力は、そ
の加減算器の前の出力値（現在値）と別途デジタ
ル化された電圧偏差信号とを加減算して、これを
クロツク信号に従つて更新されるようにしたもの
である。その加減算は、負の電圧偏差が生じた時
には、その絶対値に比例したデジタル信号を加算
して投入バンク数を増して系統電圧を上昇させ、
正の電圧偏差が生じた時には、その絶対値に比例
したデジタル信号を減算して投入バンク数を減ら
して系統電圧を下げるように制御が行なわれ、電
圧偏差が所定の値以下になると、電圧偏差のデジ
タル化信号が零になるため、その値（零）が加減
算されても、上記加減算器の出力は変化しなくな
る。このように、電圧偏差をデジタル化した信号
が零になるように、投入バンク数を増減して電圧
制御を行なうように構成したことにより、被制御
系統電圧を所定のバンド（範囲）内に入るように
制御することができ、このため、たとえ残留電圧
偏差があつてもハンチング現象などは起こらず、
したがつて、安定な制御を行なうことができる。
なお、加減算器で加減算が行われる電圧偏差のデ
ジタル信号は、必ずしも電圧偏差に比例したデジ
タル化信号でなくてもよく、電圧偏差の実際値と
そのデジタル化信号の関係を適切に選ぶことによ
り、系統電圧の急速時におけるSVCの応答特性
を速くしたり、逆に遅くすることができ、また、
定常状態における残留電圧偏差が小さくなるよう
にすることもできるものである。 〔発明の実施例〕 第２図はこの発明の実施例を示す構成図であ
り、この場合のSVCは、Ｎ個の進相コンデンサ
３−１〜３−Ｎの開閉をＮ個のサイリスタスイツ
チ４−１〜４−Ｎによつて行ない、系統の無効電
力を補償するものである。なお、同図において、
９は極性判別器、１０は絶対値演算器、１１はア
ナログ／デイジタルＡ／Ｄ変換器、１２は加減算
器、１３はバンク選択器であり、その他は第１図
と同様である。 第１図の場合と同じように、被制御対象である
系統電圧は、トランスPT５と電圧検出器６とに
よつて検出され、設定電圧Vrefと比較して加算器
８によつて電圧偏差ΔVが演算される。このΔV
は、絶対値演算器１０に入力され、絶対値｜ΔV
｜に直された後に、Ａ／Ｄ変換器１１によつてデ
ジタル信号に変換される。このＡ／Ｄ変換器１１
の入出力特性は、例えば第３図に示すようなもの
で、入力電圧｜ΔV｜がVHより小さいと２進数の
デジタル出力Doは零であり、VHになると“１”
になり、以後、VHずつ増えるたびに“１”ずつ
増えていく入出力特性となつている。このように
デジタル信号に変換された信号は、加減算器１２
の加算入力端子Boに入力され、もう一方の入力
端子Aoにはその加減算器１２の出力Ho（現在値）
が入力されている。一方、電圧偏差ΔVは極性判
別器９に入力されており、ΔVが正の時は“１”
信号が、また、ΔVが負の時は“０”信号がそれ
ぞれ出力され、その信号は、加減算器１２に減算
指令として入力されている。すなわち、減算指令
が“１”信号の時には加減算器１２の出力Hoか
らＡ／Ｄ変換器の出力Doが減算され、また減算
指令が“０”信号の時にはHoにDoが加算され、
その演算結果が新たなHoとして出力されるよう
になつている。 第４図は、この加減算器の一例を示す回路図で
ある。 １５は加算器であり、加算入力A1〜A4にはHo
が入力され、加算入力B1〜B4には排他的ORゲー
ト１６−１〜１６−４によつて、減算指令が
“１”信号のときはDoを１の補数に変換した信号
が、また、減算指令が“０”のときはDoの信号
がそのまま入力されるようになつている。減算指
令はケタ上げ入力Ciにも入力されるようになつて
おり、減算指令が“１”のときにはHoとDoの２
の補数が加算されることになり、結局、Hoから
Doの減算が行なわれ、その結果が加算器１５の
出力端子S1〜S4に出力される。また、減算指令が
“０”のときには、HoとDoがそのまま加算されて
S1〜S4に出力されることになる。 インバータ１７−２およびNANDゲート１９
からなる回路は、減算を行なつた結果が負の値と
なつた場合に、ANDゲート１８−４〜１８−７
の各々１つの入力端子の信号を“０”信号とする
ことにより、演算結果を強制的に０にするための
ものである。また、インバータ１７−１，１７−
３、ANDゲート１８−１〜１８−３、ORゲート
２０−１〜２０−３からなる回路は、コンデンサ
バンク数ＮがＮ＝10である場合についての回路構
成例であり、加算結果が11以上となつた場合に、
ANDゲート１８−４〜１８−７の各々１つの入
力端子の信号を“０”にすることにより、演算結
果が出力されないようにすると共に、ORゲート
２０−２（23）と２０−３（21）に“１”信号を
入力して出力を強制的に“10”にするための回路
である。従つて、これらの論理演算回路によつ
て、演算結果が０から10の間にある時にはそのま
まの出力が、また、−１以下の時は強制的に０に、
さらに11以上の時は、強制的に10になるように変
換された出力が得られることになる。この信号
は、ラツチ回路２１のE1〜E4端子に入力され、
クロツクCK1に従つてラツチが行なわれてF1〜
F4に出力されるようになつており、さらに、そ
の出力F1〜F4はラツチ回路２２のG1〜G4端子に
入力され、クロツクCK2に従つてラツチが行なわ
れ、H1〜H4に加算結果が出力されるようになつ
ている。ここで、クロツクCK1とCK2は互いにタ
イミングがずれたクロツクパルスであり、クロツ
クCK1によつてラツチ２１にHoとDoの加減算結
果を一旦とりこんだ後、クロツクCK2によつてラ
ツチ２２にそのデータをとり込み、新たなHoの
値として出力する。このように、ラツチを２段設
けることにより、Hoの値が変化することによつ
てHoとDoの加減算結果が変化し、その結果が瞬
時に出力に現われ、さらに加減算結果が変化する
という誤演算を防止するようにしている。
御や、コンデンサの開閉をサイリスタなどの半導
体スイツチによつて行なうことにより、電力系統
の無効電力を補償し、これにより、系統電圧の安
定化を行なつて高品質の電力を効率的に供給する
ための静止形無効電力補償装置（以下、SVCと
もいう。）に関する。 〔従来技術とその問題点〕 この種の無効電力補償装置としては、第１図に
示すようなものがある。なお、第１図は無効電力
補償装置の従来例を示す構成図で、１，５はトラ
ンス、２，２６はリアクトル、４はサイリスタス
イツチ、６は電圧検出器、７は電圧設定器、８は
加算器、２４は電圧調節器、２５は点弧角調節
器、１４はゲートパルス発生器、２７はコンデン
サである。 同図の装置は、リアクトル２を流れる遅相電流
をサイリスタスイツチ４によつて位相制御するこ
とによつて遅相電流の大きさを連続的に制御し、
系統の無効電力を補償して系統電圧の安定化を行
なうものである。リアクトル２６およびコンデン
サ２７は、サイリスタスイツチ４の位相制御に起
因して発生する高調波電流を除去するフイルタ機
能をもつていると共に、系統が必要とする進相の
無効電力を供給するために設けられている。 この種の装置の制御方式としては、一般に同図
に示すように、系統電圧を閉ループ制御によつて
一定に保つような制御方式がとられる。被制御量
である系統電圧は、トランスPT５と電圧検出器
６とによつて、系統電圧に比例した直流電圧Ｖと
して検出される。この電圧は、電圧設定器７で設
定される電圧Vrefと比較され、それらの差（電圧
偏差ΔV）が加算器８で演算され、電圧調節器２
４に入力される。電圧調節器２４は、例えば比例
積分形の調節器であり、電圧偏差ΔVが入力され
ると、この偏差ΔVに比例した電圧とΔVを積分
した電圧とを加算した電圧が出力され、その出力
電圧に基づいて点弧角調節器２５によつてサイリ
スタに与えられるゲートパルスの位相が決めら
れ、ゲートパルス発生器１４によつてその位相の
ゲートパルスがサイリスタ４に与えられる。電圧
調節器２４は、正の電圧偏差ΔVが入力される
と、サイリスタの点弧位相を調節してSVCのと
る遅相無効電力を増して系統電圧を下げ、逆に、
負の電圧偏差ΔVが入力されると、その遅相無効
電力を減じて系統電圧を上げるような制御電圧を
出力し、最終的に電圧偏差が零となるような制御
電圧を出力して定常状態となる。このようにし
て、電圧調節器２４によつて、系統電圧検出値Ｖ
と設定電圧Vrefが一致するように制御が行なわ
れ、系統電圧が一定に保たれることになる。 以上に述べたようなSVCは、サイリスタスイ
ツチによつてリアクトルを流れる遅相電流を位相
制御するものであるので、本質的に進みの無効電
力を補償することができない。このため、例えば
系統が零からQcまでの進相無効電力のみを必要
とする場合には、Qcの進相容量をもつたコンデ
ンサ２７を設け、リアクトル２とサイリスタスイ
ツチ４によつて零からQcまでの遅相電力を調整
するように構成する必要があり、補償容量Qcと
同じ容量のコンデンサを設置することになるの
で、装置全体の価格が高くなつてしまうという問
題がある。また、系統が平均的に必要としている
無効電力が小さく、SVCがほぼ零出力で運転し
ていることが多い場合には、リアクトル２とサイ
リスタスイツチ４はほぼQcの遅相無効電力を流
し、またコンデンサもQcの進相無効電力を流し
ていることになるため、運転損失が大きくなつて
しまう。さらに、前述のように、サイリスタの位
相制御に起因する高調波電流が発生するため、こ
れを除去するための付属設備を設ける必要があ
る。 このため、系統が必要としている無効電力が進
相無効電力のみである場合には、経済的な理由な
どから、複数のコンデンサバンクの開閉をサイリ
スタスイツチによつて行ない、段階的な進相無効
電力補償を行なう形のSVCが採用されるように
なつてきている。この種のSVCは、本質的に高
調波の発生がなく、また、前述のものと違い、
SVCが小さい出力で運転していることが多い場
合には、運転損失は小さいという特徴がある。 しかしながら、この形のSVCにおいては、第
１図のような電圧調節器によつて制御を行なおう
とすると、無効電力補償が段階的であるために系
統電圧を電圧設定値と一致するように制御するこ
とはできず、必らず補償し得ない電圧偏差が残つ
てしまう。このため、電圧調節器２４には、その
残留電圧偏差が入力され、それを積分して出力が
変化してしまうため、コンデンサバンクがひんぱ
んに開閉するハンチング現象が起こつたり、調節
器２４のアンプが飽和して制御不能になるなど、
正常な制御を行なうことができないという問題が
ある。 〔発明の目的〕 この発明は、かかる事情のもとになされたもの
で、このようなコンデンサバンクの選択開閉を安
定に制御し得る無効電力補償装置を提供すること
を目的とする。 〔発明の要点〕 この発明は、第１図のような比例積分形の調節
器に代えて、デジタル加減算器を設け、そのデジ
タル出力信号に従つて投入すべきコンデンサバン
ク数（あるいはSVCの出力無効電力量）を決め
るようにし、そのデジタル加減算器の出力は、そ
の加減算器の前の出力値（現在値）と別途デジタ
ル化された電圧偏差信号とを加減算して、これを
クロツク信号に従つて更新されるようにしたもの
である。その加減算は、負の電圧偏差が生じた時
には、その絶対値に比例したデジタル信号を加算
して投入バンク数を増して系統電圧を上昇させ、
正の電圧偏差が生じた時には、その絶対値に比例
したデジタル信号を減算して投入バンク数を減ら
して系統電圧を下げるように制御が行なわれ、電
圧偏差が所定の値以下になると、電圧偏差のデジ
タル化信号が零になるため、その値（零）が加減
算されても、上記加減算器の出力は変化しなくな
る。このように、電圧偏差をデジタル化した信号
が零になるように、投入バンク数を増減して電圧
制御を行なうように構成したことにより、被制御
系統電圧を所定のバンド（範囲）内に入るように
制御することができ、このため、たとえ残留電圧
偏差があつてもハンチング現象などは起こらず、
したがつて、安定な制御を行なうことができる。
なお、加減算器で加減算が行われる電圧偏差のデ
ジタル信号は、必ずしも電圧偏差に比例したデジ
タル化信号でなくてもよく、電圧偏差の実際値と
そのデジタル化信号の関係を適切に選ぶことによ
り、系統電圧の急速時におけるSVCの応答特性
を速くしたり、逆に遅くすることができ、また、
定常状態における残留電圧偏差が小さくなるよう
にすることもできるものである。 〔発明の実施例〕 第２図はこの発明の実施例を示す構成図であ
り、この場合のSVCは、Ｎ個の進相コンデンサ
３−１〜３−Ｎの開閉をＮ個のサイリスタスイツ
チ４−１〜４−Ｎによつて行ない、系統の無効電
力を補償するものである。なお、同図において、
９は極性判別器、１０は絶対値演算器、１１はア
ナログ／デイジタルＡ／Ｄ変換器、１２は加減算
器、１３はバンク選択器であり、その他は第１図
と同様である。 第１図の場合と同じように、被制御対象である
系統電圧は、トランスPT５と電圧検出器６とに
よつて検出され、設定電圧Vrefと比較して加算器
８によつて電圧偏差ΔVが演算される。このΔV
は、絶対値演算器１０に入力され、絶対値｜ΔV
｜に直された後に、Ａ／Ｄ変換器１１によつてデ
ジタル信号に変換される。このＡ／Ｄ変換器１１
の入出力特性は、例えば第３図に示すようなもの
で、入力電圧｜ΔV｜がVHより小さいと２進数の
デジタル出力Doは零であり、VHになると“１”
になり、以後、VHずつ増えるたびに“１”ずつ
増えていく入出力特性となつている。このように
デジタル信号に変換された信号は、加減算器１２
の加算入力端子Boに入力され、もう一方の入力
端子Aoにはその加減算器１２の出力Ho（現在値）
が入力されている。一方、電圧偏差ΔVは極性判
別器９に入力されており、ΔVが正の時は“１”
信号が、また、ΔVが負の時は“０”信号がそれ
ぞれ出力され、その信号は、加減算器１２に減算
指令として入力されている。すなわち、減算指令
が“１”信号の時には加減算器１２の出力Hoか
らＡ／Ｄ変換器の出力Doが減算され、また減算
指令が“０”信号の時にはHoにDoが加算され、
その演算結果が新たなHoとして出力されるよう
になつている。 第４図は、この加減算器の一例を示す回路図で
ある。 １５は加算器であり、加算入力A1〜A4にはHo
が入力され、加算入力B1〜B4には排他的ORゲー
ト１６−１〜１６−４によつて、減算指令が
“１”信号のときはDoを１の補数に変換した信号
が、また、減算指令が“０”のときはDoの信号
がそのまま入力されるようになつている。減算指
令はケタ上げ入力Ciにも入力されるようになつて
おり、減算指令が“１”のときにはHoとDoの２
の補数が加算されることになり、結局、Hoから
Doの減算が行なわれ、その結果が加算器１５の
出力端子S1〜S4に出力される。また、減算指令が
“０”のときには、HoとDoがそのまま加算されて
S1〜S4に出力されることになる。 インバータ１７−２およびNANDゲート１９
からなる回路は、減算を行なつた結果が負の値と
なつた場合に、ANDゲート１８−４〜１８−７
の各々１つの入力端子の信号を“０”信号とする
ことにより、演算結果を強制的に０にするための
ものである。また、インバータ１７−１，１７−
３、ANDゲート１８−１〜１８−３、ORゲート
２０−１〜２０−３からなる回路は、コンデンサ
バンク数ＮがＮ＝10である場合についての回路構
成例であり、加算結果が11以上となつた場合に、
ANDゲート１８−４〜１８−７の各々１つの入
力端子の信号を“０”にすることにより、演算結
果が出力されないようにすると共に、ORゲート
２０−２（23）と２０−３（21）に“１”信号を
入力して出力を強制的に“10”にするための回路
である。従つて、これらの論理演算回路によつ
て、演算結果が０から10の間にある時にはそのま
まの出力が、また、−１以下の時は強制的に０に、
さらに11以上の時は、強制的に10になるように変
換された出力が得られることになる。この信号
は、ラツチ回路２１のE1〜E4端子に入力され、
クロツクCK1に従つてラツチが行なわれてF1〜
F4に出力されるようになつており、さらに、そ
の出力F1〜F4はラツチ回路２２のG1〜G4端子に
入力され、クロツクCK2に従つてラツチが行なわ
れ、H1〜H4に加算結果が出力されるようになつ
ている。ここで、クロツクCK1とCK2は互いにタ
イミングがずれたクロツクパルスであり、クロツ
クCK1によつてラツチ２１にHoとDoの加減算結
果を一旦とりこんだ後、クロツクCK2によつてラ
ツチ２２にそのデータをとり込み、新たなHoの
値として出力する。このように、ラツチを２段設
けることにより、Hoの値が変化することによつ
てHoとDoの加減算結果が変化し、その結果が瞬
時に出力に現われ、さらに加減算結果が変化する
という誤演算を防止するようにしている。
【表】
【表】
以上のような加減算器における加、減算結果と
加算出力との関係を表にすると、第１表（Ａ），
（Ｂ）の如くなる。なお、この表は、コンデンサ
バンク数がＮ＝10の場合であり、（Ａ）は加算結
果と加算出力を、また（Ｂ）は減算結果と加算出
力をそれぞれ示している。 このように構成される加減算器１２の出力Ho
は、バンク選択回路１３に入力されているので、
バンク選択回路１３は、Hoの信号に従つて投入
すべきコンデンサバンクを選択して、そのバンク
のサイリスタスイツチをオンさせるための点弧指
令をゲートパルス発生器１４−１〜１４−Ｎに与
え、これを介して該当するサイリスタにゲートパ
ルスを供給する。
加算出力との関係を表にすると、第１表（Ａ），
（Ｂ）の如くなる。なお、この表は、コンデンサ
バンク数がＮ＝10の場合であり、（Ａ）は加算結
果と加算出力を、また（Ｂ）は減算結果と加算出
力をそれぞれ示している。 このように構成される加減算器１２の出力Ho
は、バンク選択回路１３に入力されているので、
バンク選択回路１３は、Hoの信号に従つて投入
すべきコンデンサバンクを選択して、そのバンク
のサイリスタスイツチをオンさせるための点弧指
令をゲートパルス発生器１４−１〜１４−Ｎに与
え、これを介して該当するサイリスタにゲートパ
ルスを供給する。
この発明によれば、系統電圧実際値と設定電圧
との差（電圧偏差ΔV）をデジタル信号に変換し
て検出し、そのデータDoをデジタル加減算器の
一方の加算入力端子に入力し、他方の入力端子に
はその加減算器の出力データHo（現在値）を入力
して、電圧偏差ΔVが負の時はHoと｜Do｜を加算
してその結果を新たなHoのデータとして出力し、
電圧偏差ΔVが正に時はHoから｜Do｜を減算して
その結果を新たなHoのデータと出力するように
構成し、この加減算器の出力データに従つて投入
すべきコンデンサバンクを選択するようにしたこ
とにより、補償されずに残る残留電圧偏差があつ
てもこれが所定の値以下であればDoが零となつ
てHoの値が変化しないため、コンデンサバンク
の開閉がひんぱんに行なわれるようなハンテング
現象を起こさない安定な制御を行なうことができ
る。また、電圧偏差ΔVをデジタル信号Doに変換
して検出する検出器の特性を任意に選定すること
により、系統電圧急変時のSVCの応答特性や、
定常時の残留電圧偏差の大きさを変えることがで
きる。
との差（電圧偏差ΔV）をデジタル信号に変換し
て検出し、そのデータDoをデジタル加減算器の
一方の加算入力端子に入力し、他方の入力端子に
はその加減算器の出力データHo（現在値）を入力
して、電圧偏差ΔVが負の時はHoと｜Do｜を加算
してその結果を新たなHoのデータとして出力し、
電圧偏差ΔVが正に時はHoから｜Do｜を減算して
その結果を新たなHoのデータと出力するように
構成し、この加減算器の出力データに従つて投入
すべきコンデンサバンクを選択するようにしたこ
とにより、補償されずに残る残留電圧偏差があつ
てもこれが所定の値以下であればDoが零となつ
てHoの値が変化しないため、コンデンサバンク
の開閉がひんぱんに行なわれるようなハンテング
現象を起こさない安定な制御を行なうことができ
る。また、電圧偏差ΔVをデジタル信号Doに変換
して検出する検出器の特性を任意に選定すること
により、系統電圧急変時のSVCの応答特性や、
定常時の残留電圧偏差の大きさを変えることがで
きる。
第１図は無効電力補償装置の従来例を示す構成
図、第２図はこの発明の実施例を示す構成図、第
３図は第２図におけるＡ／Ｄ変換器の入出力特性
例を示す特性図、第４図は第２図における加減算
器の具体例を示す回路図、第５図は第２図におけ
るバンク選択器の構成を示すブロツク図、第６図
は第２図の動作を説明するための各部波形図、第
７図は絶対値演算器の入出力特性例を示す特性
図、第８図は第７図の如き絶対値演算器を使用し
た場合の電圧偏差とＡ／Ｄ変換器出力との関係を
示す特性図、第９図はこの発明の他の実施例を示
す構成図、第１０図は第９図で用いられるＡ／Ｄ
変換器の入出力特性例を示す特性図、第１１図は
第９図における加減算器の具体例を示す回路図で
ある。 符号の説明、１，５……トランス、２，２−１
〜２−Ｎ，２６……リアクトル、３−１〜３−
Ｎ，２７……コンデンサ、４，４−１〜４〜Ｎ…
…サイリスタスイツチ、６……電圧検出器、７…
…電圧設定器、８……加算器、９……極性判別
器、１０……絶対値演算器、１１，１１′……
Ａ／Ｄ変換器、１２，１２′……加減算器、１３
……バンク選択器、１４……ゲートパルス発生
器、１５……加算器、１６−１〜１６−４……排
他的オアゲート、１７−１〜１７−３……インバ
ータゲート、１８−１〜１８−７……アンドゲー
ト、１９……ナンドゲート、２０−１〜２０−３
……オアゲート、２１，２２……ラツチ、２３…
…増幅器、２４……電圧調節器、２５……点弧角
調節器。
図、第２図はこの発明の実施例を示す構成図、第
３図は第２図におけるＡ／Ｄ変換器の入出力特性
例を示す特性図、第４図は第２図における加減算
器の具体例を示す回路図、第５図は第２図におけ
るバンク選択器の構成を示すブロツク図、第６図
は第２図の動作を説明するための各部波形図、第
７図は絶対値演算器の入出力特性例を示す特性
図、第８図は第７図の如き絶対値演算器を使用し
た場合の電圧偏差とＡ／Ｄ変換器出力との関係を
示す特性図、第９図はこの発明の他の実施例を示
す構成図、第１０図は第９図で用いられるＡ／Ｄ
変換器の入出力特性例を示す特性図、第１１図は
第９図における加減算器の具体例を示す回路図で
ある。 符号の説明、１，５……トランス、２，２−１
〜２−Ｎ，２６……リアクトル、３−１〜３−
Ｎ，２７……コンデンサ、４，４−１〜４〜Ｎ…
…サイリスタスイツチ、６……電圧検出器、７…
…電圧設定器、８……加算器、９……極性判別
器、１０……絶対値演算器、１１，１１′……
Ａ／Ｄ変換器、１２，１２′……加減算器、１３
……バンク選択器、１４……ゲートパルス発生
器、１５……加算器、１６−１〜１６−４……排
他的オアゲート、１７−１〜１７−３……インバ
ータゲート、１８−１〜１８−７……アンドゲー
ト、１９……ナンドゲート、２０−１〜２０−３
……オアゲート、２１，２２……ラツチ、２３…
…増幅器、２４……電圧調節器、２５……点弧角
調節器。
Claims (1)
- 【特許請求の範囲】 １ 可制御電気弁にて複数のコンデンサバンクの
選択開閉を行なうことにより電力系統の無効電力
を補償し系統電圧の調節を行なう静止形無効電力
補償装置において、系統電圧実際値とその設定電
圧との差（電圧偏差）をこれと所定の関係にある
デジタル信号として出力する電圧偏差検出手段
と、該電圧偏差が負のときは現在値と電圧偏差の
絶対値とを加算してその結果を出力する一方電圧
偏差が正のときは現在値と電圧偏差の絶対値とを
減算してその結果を出力する論理演算手段とを設
け、該論理演算手段からの出力にもとづいて投入
すべきコンデンサバンク数を決定することを特徴
とする静止形無効電力補償装置。 ２ 前記電圧偏差検出手段の検出特性を、電圧偏
差に比例したデジタル信号を出力する特性とする
ことを特徴とする特許請求の範囲第１項に記載の
静止形無効電力補償装置。 ３ 前記電圧偏差検出手段の検出特性を、電圧偏
差と非線形の関係にあるデジタル信号を出力する
特性とすることを特徴とする特許請求の範囲第１
項に記載の静止形無効電力補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065845A JPS60213228A (ja) | 1984-04-04 | 1984-04-04 | 静止形無効電力補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065845A JPS60213228A (ja) | 1984-04-04 | 1984-04-04 | 静止形無効電力補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60213228A JPS60213228A (ja) | 1985-10-25 |
| JPH0527133B2 true JPH0527133B2 (ja) | 1993-04-20 |
Family
ID=13298750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065845A Granted JPS60213228A (ja) | 1984-04-04 | 1984-04-04 | 静止形無効電力補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213228A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641348U (ja) * | 1992-10-22 | 1994-05-31 | 日新電機株式会社 | 注入回路方式アクティブフィルタ |
-
1984
- 1984-04-04 JP JP59065845A patent/JPS60213228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60213228A (ja) | 1985-10-25 |
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