JPH05273308A - Ｉｃ試験装置のタイミング発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部に専用のタイミング調整手段を設けなく
ても、プログラマブルにデータの出力タイミングを調整
することができるようにする。 【構成】周期信号発生手段は、クロック信号に基づいて
所定周期の信号を発生する。第１のタイミング信号発生
手段は、周期信号を入力し、その入力タイミングよりも
所定のタイミング位相差だけ遅れたタイミング信号を発
生する。遅延手段は、周期信号をクロック信号の周期の
整数倍に相当する時間だけ遅延させる。第２のタイミン
グ信号発生手段は、この遅延手段で遅延された周期信号
を入力し、その入力タイミイングよりも所定のタイミン
グ位相差だけ遅れたタイミング信号を発生する。従っ
て、遅延手段は、試験データ経路の通過に要する時間だ
けデータを遅延させ、第２のタイミング信号発生手段に
その遅延信号を出力するので、タイミング発生装置はデ
ータの出力タイミングをプログラマブルに調整すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特に装置内で
高速クロックに同期して出力されるデータ間の出力タイ
ミングの同期をとるＩＣ試験装置のタイミング発生装置
に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置６５とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６及びフェイルメモリ５７から構成さ
れる。実際のテスタ部５０には、この他にも種々の構成
部品が存在するが本明細書中では必要な部分のみが示し
てある。

【０００５】テスタ部５０とＩＣ取付装置６５との間
は、ＩＣ取付装置６５の全入出力端子数ｍに対応する複
数本（ｍ本）の同軸ケーブル等から成る信号線によって
接続され、各端子間の接続関係は図示していないリレー
マトリックスによって対応付けられており、各種信号の
伝送が所定の端子間で行なわれるように構成されてい
る。なお、この信号線は、物理的にはＩＣ取付装置６５
の全入出力端子数ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置６５は、複数個の被測定ＩＣ
６６をソケットに搭載できるように構成されている。被
測定ＩＣ６６の入出力端子とＩＣ取付装置６５の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数が２８個の被測定ＩＣ６６を
１０個搭載可能なＩＣ取付装置６５の場合は、全体で２
８０個の入出力端子を有することになる。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有して構成されている。

【０００８】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６４を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバス６４を介してそれぞれの構成手段に
出力している。また、制御手段５１は、フェイルメモリ
５７及びＤＣ測定手段５２から試験結果（フェイルデー
タ及び直流データ）を読み出して種々のデータ処理等を
行い、試験データの解析を行う。

【０００９】ＤＣ測定手段５２は、制御手段５１から直
流試験データを受け取り、これに基づいてＩＣ取付装置
６５の被測定ＩＣ６６に対して直流試験を行う。ＤＣ測
定手段５２は制御手段５１から測定開始信号を入力する
ことによって、直流試験を開始し、その試験結果データ
をＤＣ測定手段５２内のレジスタ（図示せず）に書込
む。ＤＣ測定手段５２は試験結果データの書込みが終了
すると、今度はエンド信号を制御手段５１に出力する。
ＤＣ測定手段５２内のレジスタに書き込まれた試験結果
データはバス６４を介して制御手段５１に読み取られ、
そこで解析される。このようにして直流試験は行われ
る。また、ＤＣ測定手段５２は、ピンエレクトロニクス
５６のドライバ６０及びコンパレータ６１に対して基準
電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを出力する。

【００１０】タイミング発生手段５３は、被測定ＩＣ６
６の試験周期の基準となるテスト周期信号ＲＡＴＥをパ
ターン発生手段５４に出力し、このテスト周期信号ＲＡ
ＴＥを所定のタイミング位相差だけ遅延させた波形切り
換えタイミング信号ＰＨＡＳＥをピン制御手段５５に出
力する。パターン発生手段５４は、制御手段５１からの
パターンデータを予め記憶しておき、タイミング発生手
段５３からのテスト周期信号ＲＡＴＥに同期して、その
パターンデータＰＤをピン制御手段５５のデータセレク
タ５８に出力する。

【００１１】ピン制御手段５５はデータセレクタ５８、
フォーマッタ５９及びコンパレータロジック回路６３か
ら構成される。データセレクタ５８は、各種の試験信号
作成データＰ１や期待値データＰ４を記憶しているメモ
リなどで構成されており、パターン発生手段５４からの
パターンデータＰＤをアドレスとして入力し、そのアド
レスに応じた試験信号作成データＰ１をフォーマッタ５
９に出力する。

【００１２】フォーマッタ５９は、フリップフロップ回
路及び論理回路が多段構成されたものであり、タイミン
グ発生手段５３からの波形切り換えタイミング信号ＰＨ
ＡＳＥに同期してデータセレクタ５８から出力された試
験信号作成データＰ１に種々の加工を施し、それをピン
エレクトロニクス５６のドライバ６０に最終的に印加さ
れる試験信号Ｐ２として出力する。

【００１３】ピンエレクトロニクス５６は、複数のドラ
イバ６０及びコンパレータ６１から構成される。ドライ
バ６０及びコンパレータ６１はＩＣ取付装置６５のそれ
ぞれの入出力端子に対して１個ずつ設けられ、信号線を
介して接続されている。すなわち、ＩＣ取付装置６５の
入出力端子の数がｍ個の場合、ドライバ６０及びコンパ
レータ６１はそれぞれｍ個で構成される。但し、メモリ
ＩＣ等を測定する場合には、アドレス端子に対してはコ
ンパレータは必要ないので、コンパレータの数が少ない
場合もある。

【００１４】ドライバ６０は、ピン制御手段５５のフォ
ーマッタ５９から出力される印加波形Ｐ２に応じて、Ｉ
Ｃ取付装置６５の入力端子、すなわち被測定ＩＣ６６の
アドレス端子、データ入力端子、チップセレクト端子、
ライトイネーブル端子等の信号入力端子に試験信号Ｐ２
を印加し、所望のテストパターンを被測定ＩＣ６６に書
き込む。

【００１５】コンパレータ６１は被測定ＩＣ６６のデー
タ出力端子等の信号出力端子から出力される出力データ
を入力し、それをＤＣ測定手段５２からの基準電圧ＶＯ
Ｈ，ＶＯＬと比較し、その比較結果（ハイレベル“１”
又はローレベル“０”）を被測定データＰ３としてコン
パレータロジック回路６３に出力する。

【００１６】遅延回路６２はタイミング発生手段５３か
らの波形切り換えタイミング信号ＰＨＡＳＥをシステム
タイミングに対応した時間（波形切り換えタイミング信
号ＰＨＡＳＥの入力に応じてフォーマッタ５９で加工処
理された試験信号Ｐ２がドライバ６０、被測定ＩＣ６６
及びコンパレータ６１を通過するのに要する時間）だけ
遅延させて、それを判定信号（ストローブ信号）ＳＴＲ
Ｂとしてコンパレータロジック回路６３に出力するもの
であり、フリップフロップ回路と論理回路とが多段構成
されたものからなる。

【００１７】コンパレータロジック回路６３は、ピンエ
レクトロニクス５６のコンパレータ６１から出力される
被測定データＰ３（ハイレベル“１”又はローレベル
“０”）を遅延回路６２からの判定信号（ストローブ信
号）ＳＴＲＢのタイミングでラッチし、それをデータセ
レクタ５８からの期待値データＰ４と比較判定し、その
判定結果をフェイルデータＦＤとしてフェイルメモリ５
７に出力する。また、コンパレータロジック回路６３
は、比較判定の結果に応じたフェイルストップ信号ＦＳ
をパターン発生手段５４に出力する。

【００１８】フェイルメモリ５７は、コンパレータロジ
ック回路６３から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ６６と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置６５のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置６５の全入出力端子数が２８０個であ
り、その中の１６３個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００１９】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、データセレクタ５８から出力された試
験信号作成データＰ１は、フォーマッタ５９によって波
形切り換えタイミング信号ＰＨＡＳＥのタイミングで所
定の試験信号Ｐ２に加工処理され、ドライバ６０を介し
てＩＣ取付装置６５上の被測定ＩＣ６６に印加される。
そして、試験信号Ｐ２の印加によって被測定ＩＣ６６の
データ出力端子等から出力された被測定データＰ３はコ
ンパレータ６１を介してコンパレータロジック回路６３
に入力される。すなわち、データセレクタ５８から出力
された試験信号作成データＰ１は、フォーマッタ５９、
ドライバ６０、被測定ＩＣ６６及びコンパレータ６１か
らなる試験データ経路を通過し、最終的には被測定デー
タＰ３としてコンパレータロジック回路６３に入力され
る。

【００２０】データセレクタ５８は、試験信号作成デー
タＰ１と期待値データＰ４をフォーマッタ５９及びコン
パレータロジック回路６３に同じタイミングで出力する
が、試験信号作成データＰ１は上述のような試験データ
経路を通過してから被測定データＰ３としてコンパレー
タロジック回路６３に入力するため、被測定データＰ３
は波形切り換えタイミング信号ＰＨＡＳＥに対して大幅
にタイミングの遅れた信号となる。従って、コンパレー
タロジック回路６３は被測定データＰ３を波形切り換え
タイミング信号ＰＨＡＳＥと同じタイミングでラッチし
ても正確なデータを得ることができない。そこで、従来
のＩＣ試験装置では、タイミング発生手段５３とコンパ
レータロジック回路６３との間に遅延回路６２を設け、
この遅延回路６２で波形切り換えタイミング信号ＰＨＡ
ＳＥを上述の試験データ経路と同じだけ遅延させ、それ
をコンパレータロジック回路６３のストローブ信号ＳＴ
ＲＢとして入力している。

【００２１】しかしながら、フォーマッタ５９は、波形
切り換えタイミング信号ＰＨＡＳＥを入力してから試験
信号Ｐ２を出力するまでに、約２５個程度の論理回路を
通過しているため、遅延回路６２にも、フォーマッタ５
９の論理回路及びフリップフロップ回路と同じだけの論
理回路及びフリップフロップ回路を設けなければならな
いという問題があった。

【００２２】また、遅延回路６２の遅延時間は、それを
構成する論理回路及びフリップフロップ回路の段数によ
って決定するため、ＩＣ試験装置のシステム構成の変更
によって試験データ経路の伝搬遅延時間（ラウンドトリ
ップディレイタイム）が変わった場合などに、遅延回路
６２の回路構成自体を変更しなければならないという問
題があった。

【００２３】本発明は上述の点に鑑みてなされたもので
あり、外部に専用のタイミング調整手段を設けなくて
も、プログラマブルにデータの出力タイミングを調整す
ることのできるＩＣ試験装置のタイミング発生装置を提
供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のＩＣ試験装置の
タイミング発生装置は、クロック信号に基づいて所定周
期の信号を発生する周期信号発生手段と、この周期信号
を入力し、その入力タイミングよりも所定のタイミング
位相差だけ遅れたタイミング信号を発生する第１のタイ
ミング信号発生手段と、前記周期信号を前記クロック信
号の周期の整数倍に相当する時間だけ遅延させる遅延手
段と、この遅延手段で遅延された周期信号を入力し、そ
の入力タイミイングよりも所定のタイミング位相差だけ
遅れたタイミング信号を発生する第２のタイミング信号
発生手段とから構成されるものである。

【００２５】

【作用】周期信号発生手段はクロック信号に基づいて所
定周期の信号を発生する。第１のタイミング信号発生手
段は周期信号を入力し、その入力タイミングよりも所定
のタイミング位相差だけ遅れたタイミング信号を発生す
る。従来のタイミング発生装置は、この周期信号発生手
段と第１のタイミンイグ信号発生手段とから構成されて
いた。第１のタイミング発生手段も周期信号を所定のタ
イミング位相差だけ遅延させることができるが、フォー
マッタ、ドライバ、被測定ＩＣ及びコンパレータからな
る試験データ経路の通過に要する時間だけ遅延させるこ
とはできなかった。

【００２６】そこで、本発明では、周期信号をクロック
信号の周期の整数倍に相当する時間だけ遅延させる遅延
手段と、この遅延手段で遅延された周期信号を入力し、
その入力タイミイングよりも所定のタイミング位相差だ
け遅れたタイミング信号を発生する第２のタイミング信
号発生手段とを新たに設けた。従って、遅延手段は、試
験データ経路の通過に要する時間だけデータを遅延さ
せ、第２のタイミング信号発生手段はその遅延信号をさ
らに所定のタイミング位相差だけ遅らせて出力する。こ
れによって、タイミング発生装置はデータの出力タイミ
ングをプログラマブルに調整することができる。

【００２７】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図２は、本発明に係るタイミング発生装
置を採用したＩＣ試験装置の概略構成を示すブロック図
である。図２において図３と同じ構成のものには同一の
符号が付してあるので、その説明は省略する。図２の実
施例が従来のものと異なる点は、タイミング発生手段５
３の波形切り換えタイミング信号ＰＨＡＳＥを所定時間
だけ遅延させ、それをストローブ信号ＳＴＲＢとしてコ
ンパレータロジック回路６３に出力していた遅延回路６
２を省略し、タイミング発生手段５３ａが波形切り換え
タイミング信号ＰＨＡＳＥの他にコンパレータロジック
回路６３に対して直接ストローブ信号ＳＴＲＢを出力す
るようにした点である。

【００２８】図１は図２のタイミング発生手段５３ａの
詳細構成を示す図である。図において、テスト周期信号
発生器１及び波形切り換えタイミング信号発生器２は、
従来のタイミング信号発生手段５３にも存在していた。

【００２９】テスト周期信号発生器１は、所定周波数の
クロック信号ＣＬＯＣＫの入力に応じて動作し、制御手
段５１によって予め設定された被測定ＩＣ６６の試験周
期の基準となるテスト周期信号ＲＡＴＥ及びこのテスト
周期信号ＲＡＴＥに同期したデータプリセット信号ＰＲ
Ｅを発生する。テスト周期信号ＲＡＴＥは従来と同様に
パターン発生手段５４に取り込まれ、データプリセット
信号ＰＲＥは波形切り換えタイミング信号発生器２及び
プリディレイ回路３の初段のフリップフロップ回路１１
のＤ端子に取り込まれる。

【００３０】波形切り換えタイミング信号発生器２は、
それぞれ位相タイミングの異なる複数の波形切り換えタ
イミング信号ＰＨＡＳＥを出力するものであり、所定周
波数のクロック信号ＣＬＯＣＫの入力に応じて動作し、
テスト周期発生器１からのデータプリセット信号ＰＲＥ
の入力によって起動し、所定の位相タイミングの波形切
り換えタイミング信号ＰＨＡＳＥをフリップフロップ回
路５９に出力する。

【００３１】従来はこの波形切り換えタイミング信号発
生器２から出力される複数の波形切り換えタイミング信
号ＰＨＡＳＥの中から２〜４個の信号を選択し、選択さ
れた波形切り換えタイミング信号ＰＨＡＳＥを専用の遅
延回路６２でＩＣ試験装置のシステムタイミング（フォ
ーマッタ５９、ドライバ６０、被測定ＩＣ６６及びコン
パレータ６１からなる試験データ経路）に相当する時間
だけ遅延させて、コンパレータロジック回路６３に出力
していた。

【００３２】この実施例では、タイミング信号発生手段
５３ａ内にプリディレイ回路３と判定信号発生器４を新
たに設け、タイミング信号発生手段５３ａ内でテスト周
期信号発生器１のデータプリセット信号ＰＲＥをも出力
するようにした。

【００３３】プリディレィ回路３は、複数（ｎ）個のフ
リップフロップ回路１１，１２，１３〜１ｎ，４０、マ
ルチプレクサ２０及びレジスタ３０から構成され、テス
ト周期信号発生器１からのデータプリセット信号ＰＲＥ
を所定時間だけ遅延させて、判定信号発生器４に出力す
る。

【００３４】フリップフロップ回路１１はテスト周期信
号発生器１からのデータプリセット信号ＰＲＥをＤ端子
に、高速クロックＣＬＯＣＫをクロック端子ＣＫに入力
し、高速クロックＣＬＫの入力タイミングに応じてデー
タプリセット信号ＰＲＥを次段のフリップフロップ回路
１２及びマルチプレクサ２０の第１の入力端子Ｍ１に出
力する。フリップフロップ回路１２は、前段のフリップ
フロップ回路１１からのデータプリセット信号ＰＲＥを
Ｄ端子に入力し、それを高速クロックＣＬＫの入力タイ
ミングに応じて次段のフリップフロップ回路１３及びマ
ルチプレクサ２０の第２の入力端子Ｍ２に出力する。以
下、フリップフロップ回路１３〜１ｎも同様にデータプ
リセット信号ＰＲＥを次段のフリップフロップ回路及び
マルチプレクサ２０の入力端子Ｍ３〜Ｍｎに出力する。

【００３５】レジスタ３０は制御手段５１によって予め
書き込まれた選択信号ＳＤをマルチプレクサ２０の選択
端子ＳＥＬに出力する。マルチプレクサ２０は各フリッ
プフロップ回路１１〜１ｎからの出力Ｑを入力し、その
中のいずれか一つを選択端子ＳＥＬに入力する選択信号
ＳＤに応じてＺ端子から選択的にフリップフロップ回路
４０に出力する。フリップフロップ回路４０はマルチプ
レクサ２０から選択的に出力されるデータプリセット信
号をＤ端子に入力し、それを高速クロックＣＬＯＣＫの
入力タイミングに応じて判定信号発生器４に出力する。

【００３６】従って、レジスタ３０に書き込まれている
選択信号ＳＥＬを適宜変化させてやることによって、マ
ルチプレクサ２０は、複数のフリップフロップ回路１１
〜１ｎの中からどのフリップフロップ回路の出力Ｑをデ
ータプリセット信号ＰＲＥとして最終的にフリップフロ
ップ回路４０に出力するか、すなわちテスト周期信号発
生器１からのデータプリセット信号ＰＲＥが通過するフ
リップフロップ回路の段数を適宜選択することができる
ので、フリップフロップ回路４０からはフリップフロッ
プ回路の通過段数に対応した時間（通段数×高速クロッ
クＣＬＯＣＫ周期）だけ遅延したデータプリセット信号
ＰＲＥが判定信号発生器４に出力するようになる。

【００３７】判定信号発生器４は、波形切り換えタイミ
ング信号発生器２と同様に所定周波数のクロック信号Ｃ
ＬＯＣＫの入力に応じて動作し、プリディレィ回路３か
らの遅延データプリセット信号ＰＲＥの入力によって起
動し、所定の位相タイミングで発生するストローブＳＴ
ＲＢをコンパレータロジック回路６３に出力する。

【００３８】以上のようにしてタイミング発生手段５３
ａは、試験信号Ｐ２がドライバ６０、被測定ＩＣ６６及
びコンパレータ６１を通過するのに要する時間だけスト
ローブ信号ＳＴＲＢを遅らせ、コンパレータ６１からの
被測定データＰ３とデータセレクタ５８からの期待値デ
ータＰ４との間のタイミングの同期を取ることが可能と
なる。

【００３９】なお、上述の実施例では、タイミング発生
手段５３ａがストローブ信号ＳＴＲＢと被測定データＰ
３との間の同期をとる場合について説明したが、これに
限定されるものではなく、他のデータ経路間の同期を取
る場合にも本発明を適用できることはいうまでもなく、
また、タイミング発生手段５３ａ内の複数の波形切り換
えタイミング信号発生器２の間で各波形切り換えタイミ
ング信号ＰＨＡＳＥ間のスキューを補正するようにして
もよい。

【００４０】

【発明の効果】本発明によれば、外部に専用のタイミン
グ調整手段を設けなくても、タイミング発生手段の出力
タイミングをプログラマブルに変更設定することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明のタイミング発生装置の一実施例の詳細
構成を示す 図である。

【図２】 本発明のタイミング発生装置を有するＩＣ試
験装置の全体構成を示すブロック図である。

【図３】 従来のＩＣ試験装置の全体構成を示すブロッ
ク図である。

【符号の説明】

１…テスト周期信号発生器、２…波形切り換えタイミン
グ信号発生器、３…プリディレィ回路、１１〜１ｎ，４
０…フリップフロップ回路、２０…マルチプレクサ、３
０…レジスタ、５１…制御手段、５２…ＤＣ測定手段、
５３…タイミング発生手段、５４…パターン発生手段、
５５…ピン制御手段、５６…ピンエレクトロニクス、５
７…フェイルメモリ、５８…データセレクタ、５９…フ
ォーマッタ、６３…コンパレータロジック回路、６０…
ドライバ、６０…コンパレータ、６４…バス、６５…Ｉ
Ｃ取付装置、６６…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロック信号に基づいて所定周期の信号
   を発生する周期信号発生手段と、 この周期信号を入力し、その入力タイミングよりも所定
   のタイミング位相差だけ遅れたタイミング信号を発生す
   る第１のタイミング信号発生手段と、 前記周期信号を前記クロック信号の周期の整数倍に相当
   する時間だけ遅延させる遅延手段と、 この遅延手段で遅延された周期信号を入力し、その入力
   タイミイングよりも所定のタイミング位相差だけ遅れた
   タイミング信号を発生する第２のタイミング信号発生手
   段とから構成されることを特徴とするＩＣ試験装置のタ
   イミング発生装置。
2. 【請求項２】 前記遅延手段は、前記第１のタイミング
   信号発生手段から出力されたタイミング信号がＩＣ試験
   装置内のデータ経路を通過するのに要する時間と同等と
   なるように前記周期信号を遅延させることを特徴とする
   請求項１に記載のＩＣ試験装置のタイミング発生装置。