JPH05275444A - ヘテロ接合バイポーラ・トランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラ・トランジスタの製造方法Info
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- JPH05275444A JPH05275444A JP4066953A JP6695392A JPH05275444A JP H05275444 A JPH05275444 A JP H05275444A JP 4066953 A JP4066953 A JP 4066953A JP 6695392 A JP6695392 A JP 6695392A JP H05275444 A JPH05275444 A JP H05275444A
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Abstract
(57)【要約】
【目的】 ヘテロ接合バイポーラ・トランジスタの製造
方法に関し、微細化が可能で、高速化及び高集積化に好
適な構造をもったセルフ・アライメント方式メサ型ＨＢ
Ｔを簡単に製造できるようにしようとする。 【構成】 基板１１にサブ・コレクタ層１３、コレクタ
層１４、ベース層１５、エミッタ層１６乃至２０、サブ
・エミッタ層２１を形成し、エミッタ電極２２をマスク
にメサ・エッチングし、コレクタ層１４に埋め込み層２
５を形成し、サイド・ウォール２６を形成してから遠紫
外線感光性熱硬化型レジスト膜を形成し、前記レジスト
膜をマスクにベース層１５、コレクタ層１４のメサ・エ
ッチングを行ってサブ・コレクタ層１３を表出させ、サ
ブ・コレクタ層１３にコレクタ電極３１を形成してから
コレクタ層１４、ベース層１５を埋め込むポリイミド膜
３２を形成し、前記レジスト膜を除去してからベース電
極３３を形成するようにしている。
方法に関し、微細化が可能で、高速化及び高集積化に好
適な構造をもったセルフ・アライメント方式メサ型ＨＢ
Ｔを簡単に製造できるようにしようとする。 【構成】 基板１１にサブ・コレクタ層１３、コレクタ
層１４、ベース層１５、エミッタ層１６乃至２０、サブ
・エミッタ層２１を形成し、エミッタ電極２２をマスク
にメサ・エッチングし、コレクタ層１４に埋め込み層２
５を形成し、サイド・ウォール２６を形成してから遠紫
外線感光性熱硬化型レジスト膜を形成し、前記レジスト
膜をマスクにベース層１５、コレクタ層１４のメサ・エ
ッチングを行ってサブ・コレクタ層１３を表出させ、サ
ブ・コレクタ層１３にコレクタ電極３１を形成してから
コレクタ層１４、ベース層１５を埋め込むポリイミド膜
３２を形成し、前記レジスト膜を除去してからベース電
極３３を形成するようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、簡単な工程で高性能の
ヘテロ接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊ
ｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＢＴ）を製造する方法に関する。現在、ＨＢＴは
次世代の超高速デバイスとして、その量産が期待されて
いるところであるが、高性能を維持しながら、製造工程
を簡単にしなければならないなど、未だ改善を必要とす
る問題が多い。
ヘテロ接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊ
ｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＢＴ）を製造する方法に関する。現在、ＨＢＴは
次世代の超高速デバイスとして、その量産が期待されて
いるところであるが、高性能を維持しながら、製造工程
を簡単にしなければならないなど、未だ改善を必要とす
る問題が多い。
【０００２】
【従来の技術】図２０は化合物半導体を用いたメサ型Ｈ
ＢＴの従来例を解説する為の要部切断側面図である。図
に於いて、 １は半絶縁性ＧａＡｓ基板 ２はｎ+ −ＧａＡｓサブ・コレクタ層 ３はｎ−ＧａＡｓコレクタ層 ４はｐ−ＧａＡｓベース層 ５はｎ−ＡｌＧａＡｓエミッタ層 ６はｎ+ −ＩｎＧａＡｓサブ・エミッタ層 ７は絶縁膜、８エミッタ電極、９はベース電極、１０は
コレクタ電極をそれぞれ示している。
ＢＴの従来例を解説する為の要部切断側面図である。図
に於いて、 １は半絶縁性ＧａＡｓ基板 ２はｎ+ −ＧａＡｓサブ・コレクタ層 ３はｎ−ＧａＡｓコレクタ層 ４はｐ−ＧａＡｓベース層 ５はｎ−ＡｌＧａＡｓエミッタ層 ６はｎ+ −ＩｎＧａＡｓサブ・エミッタ層 ７は絶縁膜、８エミッタ電極、９はベース電極、１０は
コレクタ電極をそれぞれ示している。
【０００３】この従来例を製造するには、 （１） 例えば分子線エピタキシャル成長（ｍｏｌｅｃ
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法や有
機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法などを適用することに依り、半絶縁性Ｇ
ａＡｓ基板１上に ｎ+ −ＧａＡｓサブ・コレクタ層２ ｎ−ＧａＡｓコレクタ層３ ｐ−ＧａＡｓベース層４ ｎ−ＡｌＧａＡｓエミッタ層５ ｎ+ −ＩｎＧａＡｓサブ・エミッタ層６ を成長する。
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法や有
機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法などを適用することに依り、半絶縁性Ｇ
ａＡｓ基板１上に ｎ+ −ＧａＡｓサブ・コレクタ層２ ｎ−ＧａＡｓコレクタ層３ ｐ−ＧａＡｓベース層４ ｎ−ＡｌＧａＡｓエミッタ層５ ｎ+ −ＩｎＧａＡｓサブ・エミッタ層６ を成長する。
【０００４】（２） 階段状にメサ・エッチングを行っ
て絶縁膜７を形成してから、エミッタ電極８、ベース電
極９、コレクタ電極１０を形成する。
て絶縁膜７を形成してから、エミッタ電極８、ベース電
極９、コレクタ電極１０を形成する。
【０００５】このようにして完成されるメサ型ＨＢＴで
は、この他、ベース・コレクタ間の容量を低減させる
為、ｎ−ＧａＡｓコレクタ層にＢ+ ，Ｈ+ ，Ｏ+ などを
打ち込んで埋め込み注入層を形成したり、或いは、ＨＢ
Ｔ間の分離を行うなどの工夫がなされている。
は、この他、ベース・コレクタ間の容量を低減させる
為、ｎ−ＧａＡｓコレクタ層にＢ+ ，Ｈ+ ，Ｏ+ などを
打ち込んで埋め込み注入層を形成したり、或いは、ＨＢ
Ｔ間の分離を行うなどの工夫がなされている。
【０００６】
【発明が解決しようとする課題】図２０に見られるメサ
型ＨＢＴは、セルフ・アライメント方式メサ型ＨＢＴと
比較して高速性に劣る為、現在、エミッタ電極をマスク
とするセルフ・アライメント方式メサ型ＨＢＴの開発が
盛んに行われているところである。
型ＨＢＴは、セルフ・アライメント方式メサ型ＨＢＴと
比較して高速性に劣る為、現在、エミッタ電極をマスク
とするセルフ・アライメント方式メサ型ＨＢＴの開発が
盛んに行われているところである。
【０００７】ところで、このセルフ・アライメント方式
メサ型ＨＢＴに於いては、その製造工程の如何が特性に
厳しい影響を与えている。例えば、ベース電極をエミッ
タ電極をマスクとしたメサに極力近接させないと、期待
したほどの高速特性が得られないので、それを可能にす
る製造工程技術が必要であり、その他、前記通常のメサ
型ＨＢＴと同様、ベース・コレクタ間の寄生容量低減が
絶対に必要である。
メサ型ＨＢＴに於いては、その製造工程の如何が特性に
厳しい影響を与えている。例えば、ベース電極をエミッ
タ電極をマスクとしたメサに極力近接させないと、期待
したほどの高速特性が得られないので、それを可能にす
る製造工程技術が必要であり、その他、前記通常のメサ
型ＨＢＴと同様、ベース・コレクタ間の寄生容量低減が
絶対に必要である。
【０００８】本発明は、微細化が可能で、高速化及び高
集積化に好適な構造をもったセルフ・アライメント方式
メサ型ＨＢＴを簡単に製造できるようにしようとする。
集積化に好適な構造をもったセルフ・アライメント方式
メサ型ＨＢＴを簡単に製造できるようにしようとする。
【０００９】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラ・トランジスタの製造方法では、半絶縁性化合物
半導体基板（例えば半絶縁性ＧａＡｓ基板１１）上にサ
ブ・コレクタ層（例えばｎ+ −ＧａＡｓサブ・コレクタ
層１３）及びコレクタ層（例えばｎ−ＧａＡｓコレクタ
層１４）及びベース層（例えばｐ+ −ＧａＡｓベース層
１５）及びエミッタ層（例えばｎ−ＡｌＧａＡｓグレー
デッド・エミッタ層１６及びその他）及びサブ・エミッ
タ層（例えばｎ+ −ＩｎＧａＡｓサブ・エミッタ層２
１）を積層形成する工程と、次いで、サブ・エミッタ層
にコンタクトするエミッタ電極（例えばエミッタ電極２
２）を形成してから表面からベース層に達するメサ・エ
ッチングを行う工程と、次いで、メサ直下を除く少なく
とも前記コレクタ層にイオン注入して非導電性化された
埋め込み層（例えば埋め込み層２５）を形成する工程
と、次いで、メサ側面に絶縁膜（例えばＳｉＯ2 膜）か
らなるサイド・ウォール（例えばサイド・ウォール２
６）を形成する工程と、次いで、前記サイド・ウォール
を含めたメサ及びベース電極コンタクト領域を覆う遠紫
外線感光性熱硬化型レジスト膜（例えば遠紫外線にのみ
感度をもつ熱硬化型レジスト膜２８）を形成する工程
と、次いで、前記遠紫外線感光性熱硬化型レジスト膜を
マスクとして前記ベース層及びコレクタ層のメサ・エッ
チングを行って前記サブ・コレクタ層の一部を表出させ
る工程と、次いで、前記表出されたサブ・コレクタ層上
にコレクタ電極（例えばコレクタ電極３１）を形成して
から前記メサ化されたコレクタ層及びベース層を埋め込
む絶縁膜（例えばポリイミド膜３２）を形成する工程
と、次いで、前記遠紫外線感光性熱硬化型レジスト膜を
除去して表出される前記ベース層にコンタクトするベー
ス電極（例えばベース電極３３）を形成する工程とが含
まれてなることを特徴とする。
ポーラ・トランジスタの製造方法では、半絶縁性化合物
半導体基板（例えば半絶縁性ＧａＡｓ基板１１）上にサ
ブ・コレクタ層（例えばｎ+ −ＧａＡｓサブ・コレクタ
層１３）及びコレクタ層（例えばｎ−ＧａＡｓコレクタ
層１４）及びベース層（例えばｐ+ −ＧａＡｓベース層
１５）及びエミッタ層（例えばｎ−ＡｌＧａＡｓグレー
デッド・エミッタ層１６及びその他）及びサブ・エミッ
タ層（例えばｎ+ −ＩｎＧａＡｓサブ・エミッタ層２
１）を積層形成する工程と、次いで、サブ・エミッタ層
にコンタクトするエミッタ電極（例えばエミッタ電極２
２）を形成してから表面からベース層に達するメサ・エ
ッチングを行う工程と、次いで、メサ直下を除く少なく
とも前記コレクタ層にイオン注入して非導電性化された
埋め込み層（例えば埋め込み層２５）を形成する工程
と、次いで、メサ側面に絶縁膜（例えばＳｉＯ2 膜）か
らなるサイド・ウォール（例えばサイド・ウォール２
６）を形成する工程と、次いで、前記サイド・ウォール
を含めたメサ及びベース電極コンタクト領域を覆う遠紫
外線感光性熱硬化型レジスト膜（例えば遠紫外線にのみ
感度をもつ熱硬化型レジスト膜２８）を形成する工程
と、次いで、前記遠紫外線感光性熱硬化型レジスト膜を
マスクとして前記ベース層及びコレクタ層のメサ・エッ
チングを行って前記サブ・コレクタ層の一部を表出させ
る工程と、次いで、前記表出されたサブ・コレクタ層上
にコレクタ電極（例えばコレクタ電極３１）を形成して
から前記メサ化されたコレクタ層及びベース層を埋め込
む絶縁膜（例えばポリイミド膜３２）を形成する工程
と、次いで、前記遠紫外線感光性熱硬化型レジスト膜を
除去して表出される前記ベース層にコンタクトするベー
ス電極（例えばベース電極３３）を形成する工程とが含
まれてなることを特徴とする。
【００１０】
【作用】前記手段を採ることに依り、微細化されたＨＢ
Ｔを簡単且つ容易な工程で製造することができ、そし
て、そのＨＢＴは、外部ベース領域に於けるベース・コ
レクタ間の寄生容量が少なく、また、ベース・コレクタ
間のリーク電流も少なく、高速動作が可能であると共に
高集積化に適した構成になっている。
Ｔを簡単且つ容易な工程で製造することができ、そし
て、そのＨＢＴは、外部ベース領域に於けるベース・コ
レクタ間の寄生容量が少なく、また、ベース・コレクタ
間のリーク電流も少なく、高速動作が可能であると共に
高集積化に適した構成になっている。
【００１１】
【実施例】図１乃至図１９は本発明一実施例を解説する
為の工程要所に於けるＨＢＴの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。 図１参照 １−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
１１上に ノンドープＧａＡｓバッファ層１２ ｎ+ −ＧａＡｓサブ・コレクタ層１３ ｎ−ＧａＡｓコレクタ層１４ ｐ+ −ＧａＡｓベース層１５ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層１６ ｎ−ＡｌＧａＡｓエミッタ層１７ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層１８ ｎ+ −ＧａＡｓエミッタ層１９ ｎ+ −ＩｎＧａＡｓグレーデッド・エミッタ層２０ ｎ+ −ＩｎＧａＡｓサブ・エミッタ層２１ を成長させる。
為の工程要所に於けるＨＢＴの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。 図１参照 １−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
１１上に ノンドープＧａＡｓバッファ層１２ ｎ+ −ＧａＡｓサブ・コレクタ層１３ ｎ−ＧａＡｓコレクタ層１４ ｐ+ −ＧａＡｓベース層１５ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層１６ ｎ−ＡｌＧａＡｓエミッタ層１７ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層１８ ｎ+ −ＧａＡｓエミッタ層１９ ｎ+ −ＩｎＧａＡｓグレーデッド・エミッタ層２０ ｎ+ −ＩｎＧａＡｓサブ・エミッタ層２１ を成長させる。
【００１２】エピタキシャル成長させた各半導体層につ
いて主要なデータを例示すると次の通りである。 （ａ） バッファ層１２について 厚さ：３０００〔Å〕 （ｂ） サブ・コレクタ層１３について 不純物濃度：５×１０18〔cm-3〕 厚さ：５０００〔Å〕 （ｃ） コレクタ層１４について 不純物濃度：３×１０16〔cm-3〕 厚さ：５０００〔Å〕 （ｄ） ベース層１５について 不純物濃度：４×１０19〔cm-3〕 厚さ：７００〔Å〕乃至１０００〔Å〕 （ｅ） グレーデッド・エミッタ層１６について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：表面に向かって０→０．３ 不純物濃度：５×１０17〔cm-3〕 厚さ：３００〔Å〕 （ｆ） エミッタ層１７について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：０．３ 不純物濃度：５×１０17〔cm-3〕 厚さ：１５００〔Å〕 （ｇ） グレーデッド・エミッタ層１８について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：表面に向かって０．３→０ 不純物濃度：５×１０17〔cm-3〕 厚さ：３００〔Å〕 （ｉ） エミッタ層１９について 不純物濃度：５×１０18〔cm-3〕 厚さ：５００〔Å〕 （ｊ） グレーデッド・エミッタ層２０について 実際の材料：ｎ+ −Ｉｎy Ｇａ1-y Ａｓ ｙ値：表面に向かって０→０．６ 不純物濃度：５×１０19〔cm-3〕 厚さ：５００〔Å〕 （ｋ） サブ・エミッタ層２１について 実際の材料：ｎ+ −Ｉｎy Ｇａ1-y Ａｓ ｙ値：０．６ 不純物濃度：５×１０19〔cm-3〕 厚さ：１０００〔Å〕
いて主要なデータを例示すると次の通りである。 （ａ） バッファ層１２について 厚さ：３０００〔Å〕 （ｂ） サブ・コレクタ層１３について 不純物濃度：５×１０18〔cm-3〕 厚さ：５０００〔Å〕 （ｃ） コレクタ層１４について 不純物濃度：３×１０16〔cm-3〕 厚さ：５０００〔Å〕 （ｄ） ベース層１５について 不純物濃度：４×１０19〔cm-3〕 厚さ：７００〔Å〕乃至１０００〔Å〕 （ｅ） グレーデッド・エミッタ層１６について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：表面に向かって０→０．３ 不純物濃度：５×１０17〔cm-3〕 厚さ：３００〔Å〕 （ｆ） エミッタ層１７について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：０．３ 不純物濃度：５×１０17〔cm-3〕 厚さ：１５００〔Å〕 （ｇ） グレーデッド・エミッタ層１８について 実際の材料：Ａｌx Ｇａ1-x Ａｓ ｘ値：表面に向かって０．３→０ 不純物濃度：５×１０17〔cm-3〕 厚さ：３００〔Å〕 （ｉ） エミッタ層１９について 不純物濃度：５×１０18〔cm-3〕 厚さ：５００〔Å〕 （ｊ） グレーデッド・エミッタ層２０について 実際の材料：ｎ+ −Ｉｎy Ｇａ1-y Ａｓ ｙ値：表面に向かって０→０．６ 不純物濃度：５×１０19〔cm-3〕 厚さ：５００〔Å〕 （ｋ） サブ・エミッタ層２１について 実際の材料：ｎ+ −Ｉｎy Ｇａ1-y Ａｓ ｙ値：０．６ 不純物濃度：５×１０19〔cm-3〕 厚さ：１０００〔Å〕
【００１３】図２参照 ２−（１） スパッタリング法を適用することに依り、サブ・エミッ
タ層２１上に厚さ例えば４０００〔Å〕のＷＳｉ膜を形
成する。 ２−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば７０００〔Å〕のＳｉＯ2 膜２３を形成する。
タ層２１上に厚さ例えば４０００〔Å〕のＷＳｉ膜を形
成する。 ２−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば７０００〔Å〕のＳｉＯ2 膜２３を形成する。
【００１４】図３参照 ３−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、エミッタ電極パターンをもつレジスト膜
２４を形成する。
ることに依り、エミッタ電極パターンをもつレジスト膜
２４を形成する。
【００１５】図４参照 ４−（１） エッチング・ガスをＣＨＦ3 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、レジスト膜２４をマ
スクとしてＳｉＯ2 膜２３のパターニングを行う。
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、レジスト膜２４をマ
スクとしてＳｉＯ2 膜２３のパターニングを行う。
【００１６】図５参照 ５−（１） ＳｉＯ2 膜２３をパターニングした際にマスクとして用
いたレジスト膜２４を除去する。 ５−（２） エッチング・ガスをＣＦ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、エミッタ電極パターンをもつＳｉＯ2
膜２３をマスクとしてＷＳｉ膜のパターニングを行って
エミッタ電極２２を形成する。
いたレジスト膜２４を除去する。 ５−（２） エッチング・ガスをＣＦ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、エミッタ電極パターンをもつＳｉＯ2
膜２３をマスクとしてＷＳｉ膜のパターニングを行って
エミッタ電極２２を形成する。
【００１７】図６参照 ６−（１） エッチング・ガスとしてＣｌ2 系ガスを用いたＥＣＲ
（ｅｌｅｃｔｒｏｎｃｙｃｒｏｔｒｏｎ ｒｅｓｏｎａ
ｎｃｅ）エッチング法を適用することに依り、ＳｉＯ2
膜２３及び並びにエミッタ電極２２をマスクとしてサブ
・エミッタ層２１乃至グレーデッド・エミッタ層１６ま
でのメサ・エッチングを行う。ここでＥＣＲエッチング
法を適用する理由は、メサ・エッチングに於ける垂直性
が良好であること、及び、ベース層１５に与えるダメー
ジが少ないことなどに依る。
（ｅｌｅｃｔｒｏｎｃｙｃｒｏｔｒｏｎ ｒｅｓｏｎａ
ｎｃｅ）エッチング法を適用することに依り、ＳｉＯ2
膜２３及び並びにエミッタ電極２２をマスクとしてサブ
・エミッタ層２１乃至グレーデッド・エミッタ層１６ま
でのメサ・エッチングを行う。ここでＥＣＲエッチング
法を適用する理由は、メサ・エッチングに於ける垂直性
が良好であること、及び、ベース層１５に与えるダメー
ジが少ないことなどに依る。
【００１８】図７参照 ７−（１） イオン注入法を適用することに依り、メサ以外の部分に
Ｂ+ の打ち込みを行って、特に、コレクタ層１４のｎ型
不純物をコンペンセイト（ｃｏｍｐｅｎｓａｔｅ）して
高抵抗化し、所謂、埋め込み層を形成する。図では、こ
れを記号２５で指示してある。
Ｂ+ の打ち込みを行って、特に、コレクタ層１４のｎ型
不純物をコンペンセイト（ｃｏｍｐｅｎｓａｔｅ）して
高抵抗化し、所謂、埋め込み層を形成する。図では、こ
れを記号２５で指示してある。
【００１９】図８参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば０．２〔μ
ｍ〕のＳｉＯ2 膜を形成する。 ８−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、工程８−（１）で形成したＳｉＯ2 膜の異
方性エッチングを行ってメサの側面にＳｉＯ2 からなる
サイド・ウォール２６を形成する。
ｍ〕のＳｉＯ2 膜を形成する。 ８−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、工程８−（１）で形成したＳｉＯ2 膜の異
方性エッチングを行ってメサの側面にＳｉＯ2 からなる
サイド・ウォール２６を形成する。
【００２０】図９参照 ９−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、素子間分離領域を形成する為のマスクと
なるレジスト膜２４Ａを形成する。 ９−（２） イオン注入法を適用することに依り、レジスト膜２４Ａ
をマスクとしてＨ+の打ち込みを行い、表面から基板１
１に達する素子分離領域２７を形成する。
ることに依り、素子間分離領域を形成する為のマスクと
なるレジスト膜２４Ａを形成する。 ９−（２） イオン注入法を適用することに依り、レジスト膜２４Ａ
をマスクとしてＨ+の打ち込みを行い、表面から基板１
１に達する素子分離領域２７を形成する。
【００２１】図１０参照 １０−（１） 通常の塗布法を適用することに依り、遠紫外線（ｄｅｅ
ｐ ｕｌｔｒａ ｖｉｏｌｅｔ：ＤＵＶ）にのみ感度を
もつ熱硬化型レジスト（例えばＺ−ＣＭＲ：日本ゼオン
社の商品名）膜２８を形成する。
ｐ ｕｌｔｒａ ｖｉｏｌｅｔ：ＤＵＶ）にのみ感度を
もつ熱硬化型レジスト（例えばＺ−ＣＭＲ：日本ゼオン
社の商品名）膜２８を形成する。
【００２２】図１１参照 １１−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ベース層１５などをメサ・エッチングす
る際のマスクとなる通常のポジ型レジスト膜２９を形成
する。
ることに依り、ベース層１５などをメサ・エッチングす
る際のマスクとなる通常のポジ型レジスト膜２９を形成
する。
【００２３】図１２参照 １２−（１） 前記工程１１−（１）に於いて、通常の紫外光に依る露
光及び現像を行ってパターニングしたレジスト膜２９を
マスクとし、レジスト膜２８のＤＵＶに依る露光をして
から現像をすることでパターニングを行う。ここで留意
すべきは、この工程を経ることでレジスト膜２８のエッ
ジがレジスト膜２９のエッジに比較してメサ側に入り込
んだ状態になることであり、図では、これを記号３０で
指示してある。
光及び現像を行ってパターニングしたレジスト膜２９を
マスクとし、レジスト膜２８のＤＵＶに依る露光をして
から現像をすることでパターニングを行う。ここで留意
すべきは、この工程を経ることでレジスト膜２８のエッ
ジがレジスト膜２９のエッジに比較してメサ側に入り込
んだ状態になることであり、図では、これを記号３０で
指示してある。
【００２４】図１３参照 １３−（１） エッチャントをＨ3 ＰＯ4 系とするウエット・エッチン
グ法を適用することに依り、ベース層１５及びコレクタ
層１４のメサ・エッチングを行う。図からも明らかであ
るが、このメサ・エッチングでは、埋め込み層２５の一
部、及び、素子間分離領域２７の一部がエッチングされ
ることは云うまでもない。
グ法を適用することに依り、ベース層１５及びコレクタ
層１４のメサ・エッチングを行う。図からも明らかであ
るが、このメサ・エッチングでは、埋め込み層２５の一
部、及び、素子間分離領域２７の一部がエッチングされ
ることは云うまでもない。
【００２５】図１４参照 １４−（１） 真空蒸着法を適用することに依って、厚さが例えば２０
０〔Å〕／２８００〔Å〕であるＡｕＧｅ／Ａｕ膜を形
成する。
０〔Å〕／２８００〔Å〕であるＡｕＧｅ／Ａｕ膜を形
成する。
【００２６】図１５参照 １５−（１） レジスト膜２９を溶解・除去し、ＡｕＧｅ／Ａｕ膜のリ
フト・オフ法に依って一部のみをパターニングする。
尚、この際、レジスト膜２８はアセトンなどの有機溶剤
ではとれないから、ベース電極コンタクト領域を良好に
保護することができる。 １５−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
イオン・ミリング法を適用することに依り、ＡｕＧｅ／
Ａｕ膜の残りのパターニングを行ってコレクタ電極３１
を形成する。
フト・オフ法に依って一部のみをパターニングする。
尚、この際、レジスト膜２８はアセトンなどの有機溶剤
ではとれないから、ベース電極コンタクト領域を良好に
保護することができる。 １５−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
イオン・ミリング法を適用することに依り、ＡｕＧｅ／
Ａｕ膜の残りのパターニングを行ってコレクタ電極３１
を形成する。
【００２７】図１６参照 １６−（１） スピン・コート法を適用することに依り、表面が平坦に
なるように、厚いポリイミド膜３２を形成する。
なるように、厚いポリイミド膜３２を形成する。
【００２８】１６−（２） エッチング・ガスを（ＣＦ4 ＋Ｏ2 ）とするＲＩＥ法を
適用することに依ってポリイミド膜３２のエッチ・バッ
クを行い、メサ以外、即ち、ベース電極コンタクト領域
を覆っているレジスト膜２８が表出された時点で停止す
る。図からも明らかであるが、コレクタ電極３１はポリ
イミド膜３２で埋め込まれた状態となる。
適用することに依ってポリイミド膜３２のエッチ・バッ
クを行い、メサ以外、即ち、ベース電極コンタクト領域
を覆っているレジスト膜２８が表出された時点で停止す
る。図からも明らかであるが、コレクタ電極３１はポリ
イミド膜３２で埋め込まれた状態となる。
【００２９】図１７参照 １７−（１） 遠紫外線を照射してから現像を行ってレジスト膜２８を
除去し、ベース電極コレクタ領域を表出させる。
除去し、ベース電極コレクタ領域を表出させる。
【００３０】図１８参照 １８−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ベース電極の一部をリフト・オフ法でパ
ターニングする為のレジスト膜２４Ｂを形成する。 １８−（２） 真空蒸着法を適用することに依り、厚さが例えば１００
〔Å〕／９００〔Å〕／１０００〔Å〕であるＴｉ／Ｐ
ｔ／Ａｕ膜を形成する。
ることに依り、ベース電極の一部をリフト・オフ法でパ
ターニングする為のレジスト膜２４Ｂを形成する。 １８−（２） 真空蒸着法を適用することに依り、厚さが例えば１００
〔Å〕／９００〔Å〕／１０００〔Å〕であるＴｉ／Ｐ
ｔ／Ａｕ膜を形成する。
【００３１】図１９参照 １９−（１） レジスト膜２４Ｂを溶解・除去するとＴｉ／Ｐｔ／Ａｕ
膜の一部がリフト・オフされる。この状態では、ベース
層１５とコンタクトしているＴｉ／Ｐｔ／Ａｕ膜はエミ
ッタ電極２２と短絡している。
膜の一部がリフト・オフされる。この状態では、ベース
層１５とコンタクトしているＴｉ／Ｐｔ／Ａｕ膜はエミ
ッタ電極２２と短絡している。
【００３２】１９−（２） 斜めイオン・ミリング法を適用することに依り、図に矢
印で指示してあるようにイオンの照射を行って、Ｔｉ／
Ｐｔ／Ａｕ膜のうち、ベース層１５とコンタクトしてい
る部分及びエミッタ電極２２とコンタクトしている部分
を切り離すことでベース電極３３を形成する。尚、エミ
ッタ電極２２とコンタクトしている部分は、ＷＳｉの抵
抗を補償して導電性を向上させる為の膜として利用する
ものとする。
印で指示してあるようにイオンの照射を行って、Ｔｉ／
Ｐｔ／Ａｕ膜のうち、ベース層１５とコンタクトしてい
る部分及びエミッタ電極２２とコンタクトしている部分
を切り離すことでベース電極３３を形成する。尚、エミ
ッタ電極２２とコンタクトしている部分は、ＷＳｉの抵
抗を補償して導電性を向上させる為の膜として利用する
ものとする。
【００３３】以上のようにして作成したＨＢＴは、セル
フ・アライメント方式を充分に活用し、微細化されてい
ることは理解されよう。本発明は、前記説明した実施例
のようなＧａＡｓ系のみでなく、ＩｎＰ／ＩｎＧａＡｓ
系ＨＢＴやＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴなどに
も実施できることは云うまでもない。要するに、イオン
注入では、外部ベース領域の直下を不活性化することが
困難な材料を使用する場合に極めて有効である。
フ・アライメント方式を充分に活用し、微細化されてい
ることは理解されよう。本発明は、前記説明した実施例
のようなＧａＡｓ系のみでなく、ＩｎＰ／ＩｎＧａＡｓ
系ＨＢＴやＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴなどに
も実施できることは云うまでもない。要するに、イオン
注入では、外部ベース領域の直下を不活性化することが
困難な材料を使用する場合に極めて有効である。
【００３４】
【発明の効果】本発明に依るヘテロ接合バイポーラ・ト
ランジスタの製造方法に於いては、基板上にサブ・コレ
クタ層及びコレクタ層及びベース層及びエミッタ層及び
サブ・エミッタ層を積層形成し、サブ・エミッタ層にコ
ンタクトするエミッタ電極を形成してからメサ・エッチ
ングを行い、メサ直下を除くコレクタ層にイオン注入し
て非導電性化された埋め込み層を形成し、メサ側面に絶
縁膜のサイド・ウォールを形成してからメサ及びベース
電極コンタクト領域を覆う遠紫外線感光性熱硬化型レジ
スト膜を形成し、遠紫外線感光性熱硬化型レジスト膜を
マスクとしてベース層及びコレクタ層のメサ・エッチン
グを行ってサブ・コレクタ層を表出させ、そのサブ・コ
レクタ層にコレクタ電極を形成してからメサ化されたコ
レクタ層及びベース層を埋め込む絶縁膜を形成し、遠紫
外線感光性熱硬化型レジスト膜を除去してからベース電
極を形成するようにしている。
ランジスタの製造方法に於いては、基板上にサブ・コレ
クタ層及びコレクタ層及びベース層及びエミッタ層及び
サブ・エミッタ層を積層形成し、サブ・エミッタ層にコ
ンタクトするエミッタ電極を形成してからメサ・エッチ
ングを行い、メサ直下を除くコレクタ層にイオン注入し
て非導電性化された埋め込み層を形成し、メサ側面に絶
縁膜のサイド・ウォールを形成してからメサ及びベース
電極コンタクト領域を覆う遠紫外線感光性熱硬化型レジ
スト膜を形成し、遠紫外線感光性熱硬化型レジスト膜を
マスクとしてベース層及びコレクタ層のメサ・エッチン
グを行ってサブ・コレクタ層を表出させ、そのサブ・コ
レクタ層にコレクタ電極を形成してからメサ化されたコ
レクタ層及びベース層を埋め込む絶縁膜を形成し、遠紫
外線感光性熱硬化型レジスト膜を除去してからベース電
極を形成するようにしている。
【００３５】前記構成を採ることに依り、微細化された
ＨＢＴを簡単且つ容易な工程で製造することができ、そ
して、製造されたＨＢＴは、外部ベース領域に於けるベ
ース・コレクタ間の寄生容量が少なく、また、ベース・
コレクタ間のリーク電流も少なく、高速動作が可能であ
ると共に高集積化に適した構成になっている。
ＨＢＴを簡単且つ容易な工程で製造することができ、そ
して、製造されたＨＢＴは、外部ベース領域に於けるベ
ース・コレクタ間の寄生容量が少なく、また、ベース・
コレクタ間のリーク電流も少なく、高速動作が可能であ
ると共に高集積化に適した構成になっている。
【図１】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図９】本発明一実施例を解説する為の工程要所に於け
るＨＢＴの要部切断側面図である。
るＨＢＴの要部切断側面図である。
【図１０】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１１】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１２】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１３】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１４】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１５】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１６】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１７】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１８】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図１９】本発明一実施例を解説する為の工程要所に於
けるＨＢＴの要部切断側面図である。
けるＨＢＴの要部切断側面図である。
【図２０】化合物半導体を用いたメサ型ＨＢＴの従来例
を解説する為の要部切断側面図である。
を解説する為の要部切断側面図である。
１１ 半絶縁性ＧａＡｓ基板 １２ ノンドープＧａＡｓバッファ層 １３ ｎ+ −ＧａＡｓサブ・コレクタ層 １４ ｎ−ＧａＡｓコレクタ層 １５ ｐ+ −ＧａＡｓベース層 １６ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層 １７ ｎ−ＡｌＧａＡｓエミッタ層 １８ ｎ−ＡｌＧａＡｓグレーデッド・エミッタ層 １９ ｎ+ −ＧａＡｓエミッタ層 ２０ ｎ+ −ＩｎＧａＡｓグレーデッド・エミッタ層 ２１ ｎ+ −ＩｎＧａＡｓサブ・エミッタ層 ２２ エミッタ電極 ２３ ＳｉＯ2 膜 ２４ レジスト膜 ２４Ａ レジスト膜 ２４Ｂ レジスト膜 ２５ 埋め込み層 ２６ サイド・ウォール ２７ 素子間分離領域 ２８ 遠紫外線にのみ感度をもつ熱硬化型レジスト膜 ２９ ポジ型レジスト膜 ３０ 入り込み ３１ コレクタ電極 ３２ ポリイミド膜 ３３ ベース電極
Claims (1)
- 【請求項１】半絶縁性化合物半導体基板上にサブ・コレ
クタ層及びコレクタ層及びベース層及びエミッタ層及び
サブ・エミッタ層を積層形成する工程と、 次いで、サブ・エミッタ層にコンタクトするエミッタ電
極を形成してから表面からベース層に達するメサ・エッ
チングを行う工程と、 次いで、メサ直下を除く少なくとも前記コレクタ層にイ
オン注入して非導電性化された埋め込み層を形成する工
程と、 次いで、メサ側面に絶縁膜からなるサイド・ウォールを
形成する工程と、 次いで、前記サイド・ウォールを含めたメサ及びベース
電極コンタクト領域を覆う遠紫外線感光性熱硬化型レジ
スト膜を形成する工程と、 次いで、前記遠紫外線感光性熱硬化型レジスト膜をマス
クとして前記ベース層及びコレクタ層のメサ・エッチン
グを行って前記サブ・コレクタ層の一部を表出させる工
程と、 次いで、前記表出されたサブ・コレクタ層上にコレクタ
電極を形成してから前記メサ化されたコレクタ層及びベ
ース層を埋め込む絶縁膜を形成する工程と、 次いで、前記遠紫外線感光性熱硬化型レジスト膜を除去
して表出される前記ベース層にコンタクトするベース電
極を形成する工程とが含まれてなることを特徴とするヘ
テロ接合バイポーラ・トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066953A JPH05275444A (ja) | 1992-03-25 | 1992-03-25 | ヘテロ接合バイポーラ・トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066953A JPH05275444A (ja) | 1992-03-25 | 1992-03-25 | ヘテロ接合バイポーラ・トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275444A true JPH05275444A (ja) | 1993-10-22 |
Family
ID=13330900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066953A Withdrawn JPH05275444A (ja) | 1992-03-25 | 1992-03-25 | ヘテロ接合バイポーラ・トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275444A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593604B2 (en) * | 2000-01-31 | 2003-07-15 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor, manufacturing method therefor, and communication device therewith |
| US6855965B2 (en) | 2000-08-17 | 2005-02-15 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| KR100818417B1 (ko) * | 2002-03-13 | 2008-04-01 | 주식회사 엘지이아이 | 이종접합 바이폴라 트랜지스터의 제조방법 |
| JP2011187784A (ja) * | 2010-03-10 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタおよびその製造方法 |
-
1992
- 1992-03-25 JP JP4066953A patent/JPH05275444A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593604B2 (en) * | 2000-01-31 | 2003-07-15 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor, manufacturing method therefor, and communication device therewith |
| US6855965B2 (en) | 2000-08-17 | 2005-02-15 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| KR100818417B1 (ko) * | 2002-03-13 | 2008-04-01 | 주식회사 엘지이아이 | 이종접합 바이폴라 트랜지스터의 제조방법 |
| JP2011187784A (ja) * | 2010-03-10 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |