JPH05280996A - センサ出力信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 センサを含む位相遅れ回路において、いずれ
かのセンサからなる単一素子のみを可変するだけで広範
囲にわたって直線性を持ったディジタル出力を得るよう
にする。 【構成】 送信器２からの送信信号を遅延させて受信器
５へ出力するセンサを含む位相遅れ回路３において、例
えばセンサとして容量型センサＣを用いこれのみを可変
させることにより広範囲にわたって直線性を持ったディ
ジタル出力を発生させる。この場合容量型センサＣに起
因した分布容量を補償するため、負性容量回路４を位相
遅れ回路３と受信器５との間に接続する。これによって
分布容量の影響を受けることなく広い範囲にわたってデ
ィジタル出力の直線性を保つことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、センサを構成する単一
素子のみを可変するだけで広範囲にわたって直線性を持
ったディジタル出力を得るセンサ出力信号処理回路に関
する。

【０００２】

【従来の技術】周囲から各種情報を検出し電気信号に変
換して出力する各種のセンサが知られているが、このう
ち電気信号としてディジタル出力が得られるセンサは、
Ａ／Ｄ変換を不要としてディジタルシステムと直接結合
できる利点を有している。しかしながらこのようにディ
ジタル出力が得られるセンサは、現状では数種類にとど
まっているのでその利用範囲は限定されている。

【０００３】一方、検出出力として周波数出力が得られ
るセンサは、周波数の逆数である周期に比例した時間だ
けクロックパルスを計数（カウント）することによっ
て、その周波数出力をＡ／Ｄ変換なしにディジタル信号
に変換できる特徴を有している。

【０００４】このようなセンサ出力信号処理回路は、セ
ンサとして容量型センサ（コンデンサなど）あるいは抵
抗型センサ（抵抗など）を用いて、Ｃ−Ｒ発振器を構成
することにより実現可能である。

【０００５】

【発明が解決しようとする課題】ところでＣ−Ｒ発振器
を用いて構成した従来のセンサ出力信号処理回路では、
ＣあるいはＲの複数個の素子を使用する必要があるの
で、いずれかのセンサである単一素子を可変するのみで
は、広範囲にわたって直線性を持ったディジタル出力を
得るのが困難であるという問題がある。

【０００６】本発明は以上のような問題に対処してなさ
れたもので、単一素子のみを可変するだけで広範囲にわ
たって直線性を持ったディジタル出力を得ることができ
るセンサ出力信号処理回路を提供することを目的とする
ものである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明は、送信器からの送信信号をセンサを含む位相
遅れ回路を介して受信器に出力し、これと同時に発生し
たトリガ信号を前記送信器にフィードバックして発振系
を形成するセンサ出力信号処理回路であって、前記発振
系の発振周波数を前記センサを含む位相遅れ回路の位相
遅れ特性によって決定し、前記センサの値を可変するこ
とにより発振系の発振周期を直線的に変化させるように
構成したことを特徴とするものである。

【０００８】

【作用】請求項１に記載の本発明の構成によれば、セン
サを含む位相遅れ回路におけるセンサ、例えば容量型セ
ンサあるいは抵抗型センサからなる単一素子のみの値を
可変することにより、広範囲にわたって直線性を持った
ディジタル出力を得ることができる。

【０００９】請求項２に記載の本発明の構成によれば、
センサを含む位相遅れ回路におけるセンサとして特に容
量型センサを用いることにより、広範囲にわたって直線
性を持ったディジタル出力を得ることができる。

【００１０】請求項３に記載の本発明の構成によれば、
センサを含む位相遅れ回路におけるセンサとして特に容
量型センサを用いる場合でも、センサへのリード線など
による分布容量を負性容量回路により補償することによ
り、センサの感度を低下させることなく広範囲にわたっ
て直線性を持ったディジタル出力を得ることができる。

【００１１】請求項４に記載の本発明の構成によれば、
センサを含む位相遅れ回路におけるセンサとして特に容
量型センサを用いる場合でも、負性容量回路を演算増幅
器を組み合わせて構成することにより、ＩＣ部品を用い
ることができるので簡単な回路構成で、広範囲にわたっ
て直線性を持ったディジタル出力を得ることができる。

【００１２】

【実施例】先ず、本発明の実施例の説明に先立って本発
明の原理について説明する。

【００１３】図１２は本発明の原理となるシングアラウ
ンド法による発振系を示すもので、この発振系２１は、
送信信号を発生する送信器２２と、この送信信号を遅延
するコンデンサＣ（容量型センサ）及び抵抗Ｒ（抵抗型
センサ）などのセンサを含む位相遅れ回路２３と、この
位相遅れ回路２３によって遅延された信号が入力される
受信器２４と、その信号入力と同時にトリガパルスを発
生する制御回路２５と、このトリガパルスが入力され前
記送信器２２へこれをフィードバックする送信信号発生
器２６とから構成されている。また、前記制御回路２５
からのトリガパルスは周期出力器２７によってその周期
がカウントされるように構成されている。

【００１４】この発振系２１の発振周波数ｆは、前記セ
ンサを含む位相遅れ回路２３の特性に依存して決定さ
れ、この位相遅れ回路２３はコンデンサＣと抵抗Ｒとか
らなるＣ−Ｒローパスフィルタによって構成されてい
る。

【００１５】送信器２２からは図１３に示すように、振
幅Ｅのステップ電圧が送信信号ｅｉとして用いられる。
ここで、出力信号ｅｏのしきい電圧をＥｔｈ（Ｅ＞Ｅｔ
ｈ）とすると、出力電圧ｅｏがＥｔｈに到達するまでの
遅れ時間Ｔｄは次式のように示される。

【００１６】 Ｔｄ＝Ｃ・Ｒ・ｌｎ｛Ｅ／（Ｅ−Ｅｔｈ）｝ …(1) すなわち、時定数ＣＲ（容量Ｃと抵抗Ｒとの積）に比例
する。また、送信信号ｅｉとして＋Ｅ〜−Ｅのステップ
電圧を加えることにより、発振系２１の連続動作を可能
にすることができる。ここで図１３から明らかなよう
に、発振信号（発振パルス）ｅｉの半周期Ｔｈ及び発振
周波数ｆは各々次式のように示される。

【００１７】 Ｔｈ＝Ｃ・Ｒ・ｌｎ｛（Ｅ＋Ｅｔｈ）／（Ｅ−Ｅｔｈ）｝ …(2) ｆ＝１／｛２・Ｃ・Ｒ・ｌｎ（Ｅ＋Ｅｔｈ）／（Ｅ−Ｅｔｈ）｝ …(3) 次に、以上のような原理に基いて、センサを含む位相遅
れ回路においてコンデンサＣ（容量型センサ）を単一素
子として可変する場合の本発明の第１の実施例について
説明する。

【００１８】図２は本実施例におけるセンサを含む位相
遅れ回路３の等価回路を示している。この位相遅れ回路
３には、センサ容量Ｃ、センサまでのリード線容量と配
線の分布容量の和Ｃｏ及び抵抗Ｒが存在している。ま
た、発振周波数ｆは取り扱いの容易さから可聴周波数の
範囲に定められ、この場合抵抗Ｒの値は１００ＭΩ程度
となるので、抵抗Ｒに並列な分布容量Ｃ１を考慮する
と、回路の時定数τは次式のように示される。

【００１９】 τ＝Ｒ（Ｃ＋Ｃ１＋Ｃｏ） …(4) ここで、特にＣｏはリード線長に依存する。従って式
(4) において不要な（Ｃ１＋Ｃｏ）を打ち消す（補償す
る）ために高Ｑの負性容量回路を設けるようにする。す
なわち、図２で破線で示すように（Ｃ１＋Ｃｏ）と等価
的な負性容量−Ｃ′を接続するようにする。

【００２０】図３はこのような目的のために用いられる
負性容量回路４の構成を示すもので、この負性容量回路
４は前記位相遅れ回路３の出力側に接続された第１の演
算増幅器（オペアンプ）Ａ１と、この第１のオペアンプ
Ａ１の出力側に非反転端子＋を接続した第２のオペアン
プＡ２と、第１のオペアンプＡ１の非反転端子＋と第２
のオペアンプＡ２の出力側との間に接続された補償用コ
ンデンサＣｆと、第２のオペアンプＡ２の反転端子−と
接地側との間に接続され、負性容量−Ｃ′を調整するた
めの可変抵抗βＲｖと、第２のオペアンプＡ２の反転端
子−と出力側との間に接続された帰還抵抗（１−β）Ｒ
ｖとを有している。

【００２１】この場合負性容量回路４の可変抵抗Ｒｖに
よって調整される容量値Ｃ′は次式のように示される。

【００２２】 Ｃ′＝−Ｃｆ｛（１−β）／β｝ …(5) 但し、βは可変抵抗Ｒｖの変化率（βは０とほぼ等しい
かこれより大きく、かつ１とほぼ等しいかこれより小さ
い）である。図４はこの負性容量回路４の等価回路を示
すもので、Ｒｐは第２のオペアンプＡ１の入力抵抗を示
している。

【００２３】図１は前記のような負性容量回路４をセン
サを含む位相遅れ回路３と受信器５との間に接続した本
実施例のセンサ出力信号処理回路の構成を示すブロック
図である。この本実施例回路１は、ＩＣからなる送信器
２と、センサを含む位相遅れ回路３と、負性容量回路４
と、オペアンプＡ３，Ａ４からなる受信器及びしきい値
設定部５と、前記図１２における制御回路２５及び送信
信号発生器２６の動作を行う回路６とから発振系７が構
成されている。なお、各構成部における回路定数は一例
を示している。

【００２４】このような本実施例によれば、センサを含
む位相遅れ回路３におけるコンデンサＣ（容量型セン
サ）を単一素子として可変することによって、発振系７
の発振周期を広範囲にわたって直線性を持って得ること
ができるようになる。

【００２５】図５は本実施例によって得られたコンデン
サＣ対発振周期（周波数の逆数）の関係を示す特性図
で、Ｅ＝５（Ｖ），Ｅｔｈ＝２（Ｖ）に設定した例を示
している。コンデンサＣの値を１乃至１０⁵ （ＰＦ）の
範囲で可変することにより、１０^-1乃至１０⁴ （ｍｓｅ
ｃ）の範囲で周期を可変することができる。この周期の
範囲でクロックパルスを計数することによって、直接デ
ィジタル出力が得られる。

【００２６】図５の特性図において、コンデンサＣの値
が１００（ＰＦ）以下になると分布容量の影響を受けて
特性（ａ）のように直線からずれてくるが、本実施例の
ように位相遅れ回路３と受信器５との間に負性容量回路
４を接続することにより、式(5) に基いてβの値を調整
することによって分布容量を補償することができるの
で、特性（ｂ）のように直線性を保つことができるよう
になる。

【００２７】これによってセンサであるコンデンサＣか
ら得られる周波数出力をＡ／Ｄ変換なしにディジタル信
号に変換でき、しかもコンデンサＣからなる単一素子の
みを可変するだけで広範囲にわたって直線性を持ったデ
ィジタル出力を得ることができる。

【００２８】次に、センサを含む位相遅れ回路において
抵抗Ｒ（抵抗型センサ）を単一素子として可変する場合
の本発明の第２の実施例について説明する。

【００２９】図６は本実施例におけるセンサ出力信号処
理回路の構成を示すブロック図である。本実施例回路１
１は、図１２における送信器２２に対応するスイッチ１
２と、センサを含む位相遅れ回路２３に対応するセンサ
部１３と、受信器２４に対応するウィンド・コンパレー
タ１４と、制御回路２５に対応する双安定マルチ・バイ
ブレータ１５と、送信信号発生器２６に対応する安定化
電源１６とから発振系１１が構成されている。

【００３０】図７は図６の構成の各構成部の出力信号
（出力電圧）Ｖ１乃至Ｖ４のタイムチャートを示してい
る。スイッチ１２からセンサ部１３に入力された＋Ｅの
振幅を有するステップ電圧Ｖ１による出力電圧Ｖ２は、
ウィンド・コンパレータ１４のしきい値電圧Ｅｔｈ（Ｅ
ｔｈ＜Ｅ）に達すると、このウィンド・コンパレータ１
４のトリガ出力Ｖ３はＨレベルからＬレベルに変化す
る。この変化と同時に双安定マルチ・バイブレータ１５
の出力Ｖ４もＨレベルからＬレベルに変化してスイッチ
１２へ加える。これによってスイッチ１２が切り替わ
り、今度は−Ｅの振幅を有するステップ電圧がセンサ部
１３に入力されて自励発振が行われる。

【００３１】図８は本実施例のように抵抗Ｒをセンサと
したときの抵抗Ｒと発振周波数ｆとの関係を示してい
る。両者は逆比例の関係にあるため、比例関係となすた
め発振周波数の１／２の周期間におけるクロックパルス
をカウントした。これによって図１１に示すように抵抗
Ｒを１ＫΩ乃至１００ＫΩの範囲で可変することによ
り、１０⁴ 乃至１０⁶ の範囲で直線的にカウント数を変
化させることができる。条件は、Ｅ＝５（Ｖ），Ｅｔｈ
＝３（Ｖ），Ｃ＝１（μＦ）に設定した。本実施例の場
合抵抗Ｒを前記の範囲で可変することにより約１０（カ
ウント／Ω）が得られた。

【００３２】なお、図９は、クロックパルスの計数回路
を示している。双安定マルチ・バイブレータ１５の出力
は、フォト・カプラ１７を介してクロックパルス発生器
１８からのクロックパルスと共にＡＮＤ論理をとるよう
に制御回路１９に加えられる。フォト・カプラ１７は雑
音の影響を少なくするため用いられている。制御回路１
９からの各出力はカウンタ２０に加えられ、図１０に示
したタイム・チャートによってカウントされた値は７セ
グメント表示器３０に表示される。

【００３３】このような本実施例のようにセンサとして
抵抗Ｒを用いた場合でも、センサから得られる周波数出
力をＡ／Ｄ変換なしでディジタル信号に変換でき、しか
も抵抗Ｒからなる単一素子のみを可変するだけで広範囲
にわたって直線性を持ったディジタル出力を得ることが
できる。

【００３４】以上述べて明らかなように本発明によれ
ば、センサとして容量型センサあるいは抵抗型センサを
用いることにより、いずれかからなる単一素子のみの値
を可変するだけで広範囲にわたって直線性を持ったディ
ジタル出力を得ることができる。なお、クロックパルス
の周波数を可変することにより、感度の調整は自在に行
うことができる。

【００３５】

【発明の効果】以上述べて明らかなように、本発明の請
求項１の構成によれば、いずれかのセンサからなる単一
素子のみの値を可変することにより、広範囲にわたって
直線性を持ったディジタル出力を得ることができる。

【００３６】また、請求項２の構成によれば、センサと
して特に容量型センサを用いることにより、請求項１と
同様な効果を得ることができる。

【００３７】さらに、請求項３の構成によれば、センサ
として容量型センサを用いた場合でも、分布容量の影響
を受けることなく請求項１と同様な効果を得ることがで
きる。

【００３８】さらにまた、請求項４の構成によれば、セ
ンサとして容量型センサを用いた場合でも、簡単な構成
で請求項１と同様な効果を得ることができる。

【図面の簡単な説明】

【図１】本発明をセンサを含む位相遅れ回路において容
量型センサを単一素子として可変する場合に適用した第
１の実施例を示すブロック図である。

【図２】第１の実施例に用いられるセンサを含む位相遅
れ回路の等価回路である。

【図３】第１の実施例に用いられる負性容量回路を示す
構成図である。

【図４】第１の実施例に用いられる負性容量回路の等価
回路である。

【図５】第１の実施例によって得られた容量値対発振周
期との関係を示す特性図である。

【図６】本発明をセンサを含む位相遅れ回路において抵
抗型センサを単一素子として可変する場合に適用した第
２の実施例を示すブロック図である。

【図７】第２の実施例の動作を説明するタイムチャート
である。

【図８】第２の実施例によって得られた抵抗値対発振周
波数との関係を示す特性図である。

【図９】第２の実施例に用いられるクロックパルスの計
数回路を示すブロック図である。

【図１０】第２の実施例に用いられるクロックパルス計
数回路の動作を説明するタイムチャートである。

【図１１】第２の実施例によって得られた抵抗値対カウ
ント数との関係を示す特性図でる。

【図１２】本発明の原理を説明するためのシングアラウ
ンド回路を示すブロック図である。

【図１３】センサを含む位相遅れ回路に対する入力電圧
及び出力電圧の関係を示す波形図である。

【符号の説明】 ２ 送信器 ３ センサを含む位相遅れ回路 ４ 負性容量回路 ５ 受信器 ７ 発振系 Ａ１，Ａ２ 演算増幅器（オペアンプ） Ｃｆ 補償用コンデンサ （１−β）Ｒｖ 帰還抵抗 βＲｖ 可変抵抗 Ｃ 容量型センサ Ｒ 抵抗型センサ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 送信器からの送信信号をセンサを含む位
   相遅れ回路を介して受信器に出力し、これと同時に発生
   したトリガ信号を前記送信器にフィードバックして発振
   系を形成するセンサ出力信号処理回路であって、前記発
   振系の発振周波数を前記センサを含む位相遅れ回路の位
   相遅れ特性によって決定し、前記センサの値を可変する
   ことにより発振系の発振周期を直線的に変化させるよう
   に構成したことを特徴とするセンサ出力信号処理回路。
2. 【請求項２】 前記センサを含む位相遅れ回路における
   センサとして容量型センサを用いる請求項１記載のセン
   サ出力信号処理回路。
3. 【請求項３】 前記センサを含む位相遅れ回路と受信器
   との間にセンサ設置に起因する分布容量を打ち消す負性
   容量回路を接続した請求項２記載のセンサ出力信号処理
   回路。
4. 【請求項４】 前記負性容量回路が、前記位相遅れ回路
   の出力側に接続した第１の演算増幅器と、この第１の演
   算増幅器の出力側に非反転端子を接続した第２の演算増
   幅器と、第１の演算増幅器の非反転端子と第２の演算増
   幅器の出力側との間に接続した補償用コンデンサと、第
   ２の演算増幅器の反転端子と接地側との間に接続した可
   変抵抗と、第２の演算増幅器の反転端子と出力側との間
   に接続した帰還抵抗とを有する請求項３記載のセンサ出
   力信号処理回路。