JPH0528100A - バス制御方式 - Google Patents
バス制御方式Info
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- JPH0528100A JPH0528100A JP18149191A JP18149191A JPH0528100A JP H0528100 A JPH0528100 A JP H0528100A JP 18149191 A JP18149191 A JP 18149191A JP 18149191 A JP18149191 A JP 18149191A JP H0528100 A JPH0528100 A JP H0528100A
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- Japan
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- bus
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- unused
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Abstract
(57)【要約】
【目的】情報処理装置におけるアドレス転送或いはデー
タ転送に使用されるバス制御方式に関し、プルアップ抵
抗を使用することなくバス上の電位を確定することを目
的とする。 【構成】複数のトライステート素子１の出力端子をバス
２に接続したバス制御方式であって、バス２のプルアッ
プ抵抗を全て省略する共に、バスの未使用期間を検出す
るバス未使用期間検出部３を設け、未使用期間のあいだ
バス２を駆動するバス駆動部４とを設ける。例えばバス
２は出力段にトライステート素子１を備えたユニット装
置間を接続するシステムバスであり、システムバスの集
中アービトレーションを司るバスアービタ１０に、シス
テムバスの未使用期間を検出する未使用期間検出部３
と、未使用期間中はシステムバスを駆動するバス駆動部
４とを設ける。
タ転送に使用されるバス制御方式に関し、プルアップ抵
抗を使用することなくバス上の電位を確定することを目
的とする。 【構成】複数のトライステート素子１の出力端子をバス
２に接続したバス制御方式であって、バス２のプルアッ
プ抵抗を全て省略する共に、バスの未使用期間を検出す
るバス未使用期間検出部３を設け、未使用期間のあいだ
バス２を駆動するバス駆動部４とを設ける。例えばバス
２は出力段にトライステート素子１を備えたユニット装
置間を接続するシステムバスであり、システムバスの集
中アービトレーションを司るバスアービタ１０に、シス
テムバスの未使用期間を検出する未使用期間検出部３
と、未使用期間中はシステムバスを駆動するバス駆動部
４とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
アドレス転送或いはデータ転送に使用される汎用バス等
のバス制御方式に関する。アドレス転送やデータ転送に
使用される汎用バスやシステムバスにあっては、バスが
使用されないフローティング状態でのバス上の電位が不
安定になるのを防ぐため、プルアップ抵抗を介してバス
線を電源に接続してバス上の電位を確定させている。
アドレス転送或いはデータ転送に使用される汎用バス等
のバス制御方式に関する。アドレス転送やデータ転送に
使用される汎用バスやシステムバスにあっては、バスが
使用されないフローティング状態でのバス上の電位が不
安定になるのを防ぐため、プルアップ抵抗を介してバス
線を電源に接続してバス上の電位を確定させている。
【０００２】しかし、プルアップ抵抗の使用は回路基板
の搭載物量を増加させ、またバス遅延を生ずる原因とな
り、プルアップ抵抗を使用することなくフローテイング
状態でのバス上の電位を確定させるバス制御が望まれ
る。
の搭載物量を増加させ、またバス遅延を生ずる原因とな
り、プルアップ抵抗を使用することなくフローテイング
状態でのバス上の電位を確定させるバス制御が望まれ
る。
【０００３】
【従来の技術】従来、アドレス転送やデータ転送に使用
される汎用バス、更に複数のユニットを接続するシステ
ムバスにあっては、バスに未使用期間が存在するとバス
がフローティング状態となり、バス上の電位が不安定と
なり、バスに接続された素子を破壊したり、素子の誤動
作を起す可能性がある。
される汎用バス、更に複数のユニットを接続するシステ
ムバスにあっては、バスに未使用期間が存在するとバス
がフローティング状態となり、バス上の電位が不安定と
なり、バスに接続された素子を破壊したり、素子の誤動
作を起す可能性がある。
【０００４】そこでバス線をプルアップ抵抗を介して電
源に接続することにより、バスの未使用時はプルアップ
抵抗によりバス上の電位を確定させ、素子の破壊および
誤動作を防いでいる。
源に接続することにより、バスの未使用時はプルアップ
抵抗によりバス上の電位を確定させ、素子の破壊および
誤動作を防いでいる。
【０００５】
【発明が解決しようとする課題】しかしながら、プルア
ップ抵抗を使用してバスのフローティング状態での電位
を確定する方式にあっては、未使用期間が存在するバス
の全信号線にプルアップ抵抗を取りつけなければなら
ず、プリント板の搭載物量が増大する。またプルアップ
抵抗を取りつけることによりバスの伝送インピーダンス
が増加してバスの遅延が増加するという問題もあった。
ップ抵抗を使用してバスのフローティング状態での電位
を確定する方式にあっては、未使用期間が存在するバス
の全信号線にプルアップ抵抗を取りつけなければなら
ず、プリント板の搭載物量が増大する。またプルアップ
抵抗を取りつけることによりバスの伝送インピーダンス
が増加してバスの遅延が増加するという問題もあった。
【０００６】更に問題点の１つとしてプルアップ抵抗で
はフローティング状態からの電位の確定に時間がかか
る。本発明は、このような従来の問題点に鑑みてなされ
たもので、プルアップ抵抗を使用することなくバス上の
電位を確定することのできるバス制御方式を提供するこ
とを目的とする。
はフローティング状態からの電位の確定に時間がかか
る。本発明は、このような従来の問題点に鑑みてなされ
たもので、プルアップ抵抗を使用することなくバス上の
電位を確定することのできるバス制御方式を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、複数のトライステート素子１
の出力端子をバス２に接続したバス制御方式を対象とす
る。このようなバス制御方式につき本発明にあっては、
バス２のプルアップ抵抗を全て省略する共に、バス２の
未使用期間を検出するバス未使用期間検出部３を設け、
バス未使用期間検出部３で検出した未使用期間のあいだ
バス２を駆動するバス駆動部４とを設けたことを特徴と
する。
図である。まず本発明は、複数のトライステート素子１
の出力端子をバス２に接続したバス制御方式を対象とす
る。このようなバス制御方式につき本発明にあっては、
バス２のプルアップ抵抗を全て省略する共に、バス２の
未使用期間を検出するバス未使用期間検出部３を設け、
バス未使用期間検出部３で検出した未使用期間のあいだ
バス２を駆動するバス駆動部４とを設けたことを特徴と
する。
【０００８】例えば、バス２は出力段にトライステート
素子１を備えた汎用マイクロプロセッサに接続されるア
ドレスバスであり、アドレスバスのバスアービタにアー
ビトレーション中のアドレスバスの未使用期間を検出す
る未使用期間検出部３と、未使用期間中はアドレスバス
を駆動するバス駆動部４とを設けたことを特徴とする。
素子１を備えた汎用マイクロプロセッサに接続されるア
ドレスバスであり、アドレスバスのバスアービタにアー
ビトレーション中のアドレスバスの未使用期間を検出す
る未使用期間検出部３と、未使用期間中はアドレスバス
を駆動するバス駆動部４とを設けたことを特徴とする。
【０００９】またバス２は出力段にトライステート素子
１を備えたユニット装置間を接続するシステムバスであ
り、システムバスの集中アービトレーションを司るバス
アービタ１０に、システムバスの未使用期間を検出する
未使用期間検出部３と、未使用期間中はシステムバスを
駆動するバス駆動部４とを設けたことを特徴とする。こ
こでバスアービタ１０のバス未使用期間検出部３は、シ
ステムバスに接続しているユニットのいずれに対しても
バス使用許可信号を出力していない場合にシステムバス
が未使用であることを検出する。
１を備えたユニット装置間を接続するシステムバスであ
り、システムバスの集中アービトレーションを司るバス
アービタ１０に、システムバスの未使用期間を検出する
未使用期間検出部３と、未使用期間中はシステムバスを
駆動するバス駆動部４とを設けたことを特徴とする。こ
こでバスアービタ１０のバス未使用期間検出部３は、シ
ステムバスに接続しているユニットのいずれに対しても
バス使用許可信号を出力していない場合にシステムバス
が未使用であることを検出する。
【００１０】
【作用】このような構成を備えた本発明のバス制御方式
によれば、次の作用が得られる。まずバスにおいてプル
アップ抵抗を省略するには、バスに接続された複数のト
ライステート素子のうちのいずれかによって常にバスを
駆動しておけばよい。
によれば、次の作用が得られる。まずバスにおいてプル
アップ抵抗を省略するには、バスに接続された複数のト
ライステート素子のうちのいずれかによって常にバスを
駆動しておけばよい。
【００１１】そこでバス接続されたすべてのトライステ
ート素子がバスを使用しない期間が存在するバスにおい
て、バスが未使用の状態を検出するバス未使用検出部３
を設け、バス未使用状態のあいだバス駆動部４で固定的
にバスを駆動することにより、バスの未使用期間をなく
し、結果としてプルアップ抵抗を省略したバス構成とす
ることができる。
ート素子がバスを使用しない期間が存在するバスにおい
て、バスが未使用の状態を検出するバス未使用検出部３
を設け、バス未使用状態のあいだバス駆動部４で固定的
にバスを駆動することにより、バスの未使用期間をなく
し、結果としてプルアップ抵抗を省略したバス構成とす
ることができる。
【００１２】例えば汎用マイクプロセッサ（ＭＰＵ）を
用いたマイコン等のアドレスバスの場合、通常、アドレ
スバスはマイクロプロセッサが常に駆動している。しか
しバスに接続された他のユニットがアービトレーション
によりバスの使用権を獲得した場合、マイクロプロセッ
サはアドレスバスの駆動を停止し、バスを解放する。こ
のときアドレスバスのアービトレーションの関係からア
ドレスバスの未使用期間が発生する。この未使用期間を
検出している間は、アービタがアドレスバスを駆動する
ことによりアドレスバスの未使用期間をなくす。
用いたマイコン等のアドレスバスの場合、通常、アドレ
スバスはマイクロプロセッサが常に駆動している。しか
しバスに接続された他のユニットがアービトレーション
によりバスの使用権を獲得した場合、マイクロプロセッ
サはアドレスバスの駆動を停止し、バスを解放する。こ
のときアドレスバスのアービトレーションの関係からア
ドレスバスの未使用期間が発生する。この未使用期間を
検出している間は、アービタがアドレスバスを駆動する
ことによりアドレスバスの未使用期間をなくす。
【００１３】また、複数のユニット装置間を接続するシ
ステムバスにおいては、汎用マイクロプロセッサのよう
に常にバスをドライブする素子は存在せず、システムバ
スに接続されたユニットがバスアービタからバスの使用
許可を得た場合のみシステムバスを駆動する。このよう
なシステムバスにおいて接続された各ユニットのバスの
使用許可を制御するアービタが、１箇所に集中している
所謂集中アービトレーション方式のバスにおいては、バ
スアービタがシステムバスに接続されている全てのユニ
ットがバスを使用していない状態を検出し、システムバ
スの駆動を行うことによりシステムバスのプルアップ抵
抗を省略できる。
ステムバスにおいては、汎用マイクロプロセッサのよう
に常にバスをドライブする素子は存在せず、システムバ
スに接続されたユニットがバスアービタからバスの使用
許可を得た場合のみシステムバスを駆動する。このよう
なシステムバスにおいて接続された各ユニットのバスの
使用許可を制御するアービタが、１箇所に集中している
所謂集中アービトレーション方式のバスにおいては、バ
スアービタがシステムバスに接続されている全てのユニ
ットがバスを使用していない状態を検出し、システムバ
スの駆動を行うことによりシステムバスのプルアップ抵
抗を省略できる。
【００１４】
【実施例】図２はシステムバスを例にとって本発明のバ
ス制御方式の一実施例を示した実施例構成図である。図
２において、２はシステムバスであり、システムバス２
に対しては複数のユニット１−１，１−２，・・・１−
ｎが接続され、更にユニット１−１〜１−ｎによるシス
テムバス２のアービトレーションを集中的に司るバスア
ービタ（ＢＡ）１０が設けられている。
ス制御方式の一実施例を示した実施例構成図である。図
２において、２はシステムバスであり、システムバス２
に対しては複数のユニット１−１，１−２，・・・１−
ｎが接続され、更にユニット１−１〜１−ｎによるシス
テムバス２のアービトレーションを集中的に司るバスア
ービタ（ＢＡ）１０が設けられている。
【００１５】ユニット１−１〜１−ｎからバスアービタ
１０に対してはデータバス使用要求信号ＢＲＱ１〜ＢＲ
Ｑｎを送る要求信号線５−１〜５−ｎが接続され、また
バスアービタ１０からユニット１−１〜１−ｎに対して
はデータバス使用許可信号ＢＧＲ１〜ＢＧＲｎを送る許
可信号線６−１〜６−ｎが接続されている。システムバ
ス２に接続されたユニット１−１〜１−ｎとしては、プ
ロセッサモジュール、共用メモリモジュール、磁気ディ
スク等のデバイスや通信回線を接続するアダプタ等が使
用される。
１０に対してはデータバス使用要求信号ＢＲＱ１〜ＢＲ
Ｑｎを送る要求信号線５−１〜５−ｎが接続され、また
バスアービタ１０からユニット１−１〜１−ｎに対して
はデータバス使用許可信号ＢＧＲ１〜ＢＧＲｎを送る許
可信号線６−１〜６−ｎが接続されている。システムバ
ス２に接続されたユニット１−１〜１−ｎとしては、プ
ロセッサモジュール、共用メモリモジュール、磁気ディ
スク等のデバイスや通信回線を接続するアダプタ等が使
用される。
【００１６】図３は図２のバスアービタ１０の具体的実
施例を示した実施例構成図である。図３において、シス
テムバス２は所定本数のバス線２−１，２−２，・・・
２−ｎで構成されており、バス線２−１〜２−ｎはバス
アービタ１０に引き込まれ、各バス線２−１〜２−ｎ毎
にドライバＤ１〜ＤｎとレシーバＲ１〜Ｒｎを設けてい
る。
施例を示した実施例構成図である。図３において、シス
テムバス２は所定本数のバス線２−１，２−２，・・・
２−ｎで構成されており、バス線２−１〜２−ｎはバス
アービタ１０に引き込まれ、各バス線２−１〜２−ｎ毎
にドライバＤ１〜ＤｎとレシーバＲ１〜Ｒｎを設けてい
る。
【００１７】ドライバＤ１〜Ｄｎはバス駆動部３を構成
するトライステートのバッファ素子であり、イネーブル
端子に対する制御信号によりイネーブル状態とデセーブ
ル状態に制御することができる。イネーブル状態でバッ
ファ素子は入力信号に応じた出力信号をバス線に供給す
る。一方、デセーブル状態では出力側をハイインピーダ
ンスに開放する。
するトライステートのバッファ素子であり、イネーブル
端子に対する制御信号によりイネーブル状態とデセーブ
ル状態に制御することができる。イネーブル状態でバッ
ファ素子は入力信号に応じた出力信号をバス線に供給す
る。一方、デセーブル状態では出力側をハイインピーダ
ンスに開放する。
【００１８】ドライバＤ１〜Ｄｎに対しては出力レジス
タ７の設定値が入力されている。出力レジスタ７には例
えば固定的にオール１となるビット登録が行われてお
り、ドライバＤ１〜Ｄｎのイネーブル状態でバス線２−
１〜２−ｎをハイレベル状態に駆動できるようにしてい
る。ドライバＤ１〜Ｄｎのイネーブル端子に対してはバ
ス未使用検出部３からの検出信号が供給されている。バ
ス未使用検出部３に対しては図２に示したユニット１−
１〜１−ｎに供給しているデータバス使用許可信号ＢＧ
Ｒ１〜ＢＧＲｎが入力され、全てのデータバス使用許可
信号ＢＧＲ１〜ＢＧＲｎが無効状態にあるときに未使用
期間と判断し、バス駆動部４としてのドライバＤ１〜Ｄ
ｎに対しイネーブル信号を出力し、出力レジスタ７から
の入力新語機卯に基づいてバス線２−１〜２−ｎを駆動
させる。
タ７の設定値が入力されている。出力レジスタ７には例
えば固定的にオール１となるビット登録が行われてお
り、ドライバＤ１〜Ｄｎのイネーブル状態でバス線２−
１〜２−ｎをハイレベル状態に駆動できるようにしてい
る。ドライバＤ１〜Ｄｎのイネーブル端子に対してはバ
ス未使用検出部３からの検出信号が供給されている。バ
ス未使用検出部３に対しては図２に示したユニット１−
１〜１−ｎに供給しているデータバス使用許可信号ＢＧ
Ｒ１〜ＢＧＲｎが入力され、全てのデータバス使用許可
信号ＢＧＲ１〜ＢＧＲｎが無効状態にあるときに未使用
期間と判断し、バス駆動部４としてのドライバＤ１〜Ｄ
ｎに対しイネーブル信号を出力し、出力レジスタ７から
の入力新語機卯に基づいてバス線２−１〜２−ｎを駆動
させる。
【００１９】またバス使用許可信号ＢＧＲ１〜ＢＧＲｎ
のいずれか１つが有効となっていれば、バス使用期間と
判断し、ドライバＤ１〜Ｄｎに対しデセーブル信号を出
力してバス線２−１〜２−ｎの駆動を停止する。更にレ
シーバＲ１〜Ｒｎはシステムバス２の使用状態を監視し
ており、必要に応じて入力レジスタ８を介して図示しな
いＣＰＵに取り込むようになる。
のいずれか１つが有効となっていれば、バス使用期間と
判断し、ドライバＤ１〜Ｄｎに対しデセーブル信号を出
力してバス線２−１〜２−ｎの駆動を停止する。更にレ
シーバＲ１〜Ｒｎはシステムバス２の使用状態を監視し
ており、必要に応じて入力レジスタ８を介して図示しな
いＣＰＵに取り込むようになる。
【００２０】一方、システムバス２に接続されたユニッ
ト１−１〜１−ｎについても、バスアービタ１０と同様
に、バス線２−１〜２−ｎ毎にドライバとレシーバを設
けており、ドライバとしてはトライステートのバッファ
素子を使用している。 次に図２の実施例の動作を説明する。通常、ユニット１
−１〜１−ｎがデータ転送を行う場合、データバス要求
信号ＢＲＱｉ（但しｉ＝１〜ｎ）をバスアービタ１０に
対しアサートし、データバス使用許可信号ＢＧＲｉ（但
しｉ＝１〜ｎ）をバスアービタ１０より受信することに
よりデータバス２を駆動し、データ転送を行う。
ト１−１〜１−ｎについても、バスアービタ１０と同様
に、バス線２−１〜２−ｎ毎にドライバとレシーバを設
けており、ドライバとしてはトライステートのバッファ
素子を使用している。 次に図２の実施例の動作を説明する。通常、ユニット１
−１〜１−ｎがデータ転送を行う場合、データバス要求
信号ＢＲＱｉ（但しｉ＝１〜ｎ）をバスアービタ１０に
対しアサートし、データバス使用許可信号ＢＧＲｉ（但
しｉ＝１〜ｎ）をバスアービタ１０より受信することに
よりデータバス２を駆動し、データ転送を行う。
【００２１】このためバスアービタ１０がユニット１−
１〜１−ｎのいずれかにデータバス使用許可信号ＢＧＲ
ｉをアサートしている場合には、許可を受けたユニット
１−ｉがデータバスの駆動を行っている。一方、全ての
ユニット１−１〜１−ｎに対しデターバス使用許可信号
ＢＧＲ１〜ＢＧＲｎをアサートしていない場合、データ
バス２は未使用となり、データバス２上の電位は不定と
なり、データバス２に接続されているユニット１−１〜
１−ｎの素子破壊および誤動作の可能性がある。
１〜１−ｎのいずれかにデータバス使用許可信号ＢＧＲ
ｉをアサートしている場合には、許可を受けたユニット
１−ｉがデータバスの駆動を行っている。一方、全ての
ユニット１−１〜１−ｎに対しデターバス使用許可信号
ＢＧＲ１〜ＢＧＲｎをアサートしていない場合、データ
バス２は未使用となり、データバス２上の電位は不定と
なり、データバス２に接続されているユニット１−１〜
１−ｎの素子破壊および誤動作の可能性がある。
【００２２】そこでバスアービタ１０がいずれのユニッ
ト１−１〜１−ｎに対してもデータバス使用許可信号Ｂ
ＧＲ１〜ＢＧＲｎをアサートしていない状態を図３に示
したバス未使用検出部３で検出し、ドライバＤ１〜Ｄｎ
をイネーブル状態とすることで出力レジスタ７からのビ
ット１の入力を受けてバス線２−１〜２−ｎをハイレベ
ルに駆動する。
ト１−１〜１−ｎに対してもデータバス使用許可信号Ｂ
ＧＲ１〜ＢＧＲｎをアサートしていない状態を図３に示
したバス未使用検出部３で検出し、ドライバＤ１〜Ｄｎ
をイネーブル状態とすることで出力レジスタ７からのビ
ット１の入力を受けてバス線２−１〜２−ｎをハイレベ
ルに駆動する。
【００２３】例えばユニット１−１，１−２の駆動を例
にとると図４の動作シーケンス図に示すように、ユニッ
ト１−１、１−２がデータバス許可信号ＢＧＲ１、ＢＧ
Ｒ２の受信中である期間ｂ，ｄはデータバス２を駆動し
ており、バスアービタ１０が全てのユニット１−１〜１
−ｎに対しデータバス使用許可信号ＢＧＲ１〜ＢＧＲｎ
を与えていない期間ａ，ｃ，ｅはバスアービタ１０がデ
ータバス２の駆動を行うようになる。
にとると図４の動作シーケンス図に示すように、ユニッ
ト１−１、１−２がデータバス許可信号ＢＧＲ１、ＢＧ
Ｒ２の受信中である期間ｂ，ｄはデータバス２を駆動し
ており、バスアービタ１０が全てのユニット１−１〜１
−ｎに対しデータバス使用許可信号ＢＧＲ１〜ＢＧＲｎ
を与えていない期間ａ，ｃ，ｅはバスアービタ１０がデ
ータバス２の駆動を行うようになる。
【００２４】これによりデータバス２におけるバスの未
使用期間が存在しなくなり、バス未使用期間でのフロー
ティングを防止するために設けたデータバス２のプルア
ップ抵抗を省略することができる。尚、上記の実施例は
システムバスを例にとるものであったが、汎用マイクプ
ロセッサ（ＭＰＵ）を用いたマイコン等のアドレスバス
の場合、通常、アドレスバスはマイクロプロセッサが常
に駆動しているが、バスに接続された他のユニットがア
ービトレーションによりバスの使用権を獲得した場合、
マイクロプロセッサはアドレスバスの駆動を停止し、バ
スを解放し、この時にバスの未使用期間が生ずる。そこ
で図２、図３のシステムバスの場合と同様に、バスの未
使用期間を検出している間は、アービタがアドレスバス
を駆動することによりアドレスバスの未使用期間をなく
し、アドレスバスのプルアップ抵抗を省略する。
使用期間が存在しなくなり、バス未使用期間でのフロー
ティングを防止するために設けたデータバス２のプルア
ップ抵抗を省略することができる。尚、上記の実施例は
システムバスを例にとるものであったが、汎用マイクプ
ロセッサ（ＭＰＵ）を用いたマイコン等のアドレスバス
の場合、通常、アドレスバスはマイクロプロセッサが常
に駆動しているが、バスに接続された他のユニットがア
ービトレーションによりバスの使用権を獲得した場合、
マイクロプロセッサはアドレスバスの駆動を停止し、バ
スを解放し、この時にバスの未使用期間が生ずる。そこ
で図２、図３のシステムバスの場合と同様に、バスの未
使用期間を検出している間は、アービタがアドレスバス
を駆動することによりアドレスバスの未使用期間をなく
し、アドレスバスのプルアップ抵抗を省略する。
【００２５】
【発明の効果】以上説明したように本発明によれば、バ
スが常に駆動状態に置かれることでフローティング状態
となるバス未使用期間が実質的になくなるため、バス未
使用状態でバス電位を確定させるプルアップ抵抗を完全
に省略することができ、回路基板の搭載物量を低減でき
ると共に、バスインピーダンスの増加をなくしてバスの
遅延を少なくできる。
スが常に駆動状態に置かれることでフローティング状態
となるバス未使用期間が実質的になくなるため、バス未
使用状態でバス電位を確定させるプルアップ抵抗を完全
に省略することができ、回路基板の搭載物量を低減でき
ると共に、バスインピーダンスの増加をなくしてバスの
遅延を少なくできる。
【図１】本発明の原理説明図
【図２】システムバスを例にとって本発明の実施例を示
した実施例構成図
した実施例構成図
【図３】図２のバスアービタの実施例構成図
【図４】本発明の動作シーケンス図
１：トライステート素子
１−１〜１−ｎ：ユニット
２：バス（アドレスバス又はシステムバス）
２−１〜２−ｎ：バス線
３：バス未使用検出部
４：バス駆動部
５−１〜５−ｎ：使用要求線
６−１〜６−ｎ：使用許可線
７：入力レジスタ
８：出力レジスタ
Ｄ１〜Ｄｎ：ドライバ（トライステートのバッファ素
子） Ｒ１〜Ｒｎ：レシーバ
子） Ｒ１〜Ｒｎ：レシーバ
Claims (4)
- 【請求項１】複数のトライステート素子１の出力端子を
バス２に接続したバス制御方式に於いて、 前記バス２のプルアップ抵抗を全て省略する共に、前記
バスの未使用期間を検出するバス未使用期間検出部３を
設け、該バス未使用期間検出部３で検出した未使用期間
のあいだ前記バス２を駆動するバス駆動部４とを設けた
ことを特徴とするバス制御方式。 - 【請求項２】請求項１記載のデータバスの制御方式に於
いて、 前記バス２は出力段に前記トライステート素子１を備え
た汎用マイクロプロセッサに接続されるアドレスバスで
あり、該アドレスバスのバスアービタにアービトレーシ
ョン中のアドレスバスの未使用期間を検出する前記バス
未使用期間検出部３と、未使用期間中はアドレスバスを
駆動する前記バス駆動部４とを設けたことを特徴とする
バス制御方式。 - 【請求項３】請求項１記載のデータバスの制御方式に於
いて、 前記バス２は出力段に前記トライステート素子１を備え
たユニット装置間を接続するシステムバスであり、該シ
ステムバスの集中アービトレーションを司るバスアービ
タ１０に、システムバスの未使用期間を検出する未使用
期間検出部３と、未使用期間中はシステムバスを駆動す
るバス駆動部４とを設けたことを特徴とするバス制御方
式。 - 【請求項４】請求項３記載のデータバスの制御方式に於
いて、 前記バスアービタ１０の未使用期間検出部３は、システ
ムバスに接続しているユニットのいずれに対してもバス
使用許可信号を出力していない場合にシステムバスの未
使用を検出することを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18149191A JPH0528100A (ja) | 1991-07-23 | 1991-07-23 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18149191A JPH0528100A (ja) | 1991-07-23 | 1991-07-23 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528100A true JPH0528100A (ja) | 1993-02-05 |
Family
ID=16101691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18149191A Pending JPH0528100A (ja) | 1991-07-23 | 1991-07-23 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311817A (ja) * | 1987-06-15 | 1988-12-20 | Nec Corp | 入出力バツフア回路 |
| JPH03108022A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | 半導体集積回路 |
-
1991
- 1991-07-23 JP JP18149191A patent/JPH0528100A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311817A (ja) * | 1987-06-15 | 1988-12-20 | Nec Corp | 入出力バツフア回路 |
| JPH03108022A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6655588B2 (en) | 2000-07-28 | 2003-12-02 | Nec Electronics Corporation | Card system, IC card and card reader/writer used for the card system |
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