JPH0528104A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPH0528104A JPH0528104A JP3180006A JP18000691A JPH0528104A JP H0528104 A JPH0528104 A JP H0528104A JP 3180006 A JP3180006 A JP 3180006A JP 18000691 A JP18000691 A JP 18000691A JP H0528104 A JPH0528104 A JP H0528104A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 共有バス方式のマルチプロセッサシステムに
おいて、システムバスのパケット信号をパイプライン化
することで各バスインターフェイスが同時にデータを転
送できるようにして、一度に多くのデータを転送できる
ようにする。 【構成】 システムバスを各プロセッサ２１〜２３，メ
モリ２４に対して複数の区間に分割し、各区間のシステ
ムバス２９〜３２にそれぞれ接続されたバスインターフ
ェイス２５〜２８間に、システムバスのパケット信号を
パイプラインで送れるようレジスタ３７〜４０を設け
る。各バスインターフェイス２５〜２８には、それぞれ
固有のＩＤ値が割当てる。各レジスタは、クロックの立
ち上がりでバスＩＤ値の数をサイクリックにカウント
し、バスインターフェイス毎に固有のバスＩＤ値と一致
した時にはバスＩＤ一致信号をアサートし、バスインタ
ーフェイスは、パケット信号を出力する。また、バスＩ
Ｄ一致信号がネゲートしたときは、バスインターフェイ
スはパケット信号を入力する。
おいて、システムバスのパケット信号をパイプライン化
することで各バスインターフェイスが同時にデータを転
送できるようにして、一度に多くのデータを転送できる
ようにする。 【構成】 システムバスを各プロセッサ２１〜２３，メ
モリ２４に対して複数の区間に分割し、各区間のシステ
ムバス２９〜３２にそれぞれ接続されたバスインターフ
ェイス２５〜２８間に、システムバスのパケット信号を
パイプラインで送れるようレジスタ３７〜４０を設け
る。各バスインターフェイス２５〜２８には、それぞれ
固有のＩＤ値が割当てる。各レジスタは、クロックの立
ち上がりでバスＩＤ値の数をサイクリックにカウント
し、バスインターフェイス毎に固有のバスＩＤ値と一致
した時にはバスＩＤ一致信号をアサートし、バスインタ
ーフェイスは、パケット信号を出力する。また、バスＩ
Ｄ一致信号がネゲートしたときは、バスインターフェイ
スはパケット信号を入力する。
Description
【０００１】
【産業上の利用分野】本発明は、共有バス方式のマルチ
プロセッサシステムに関し、特にシステムバスデータを
パケット形式で送るマルチプロセッサシステムに関する
ものである。
プロセッサシステムに関し、特にシステムバスデータを
パケット形式で送るマルチプロセッサシステムに関する
ものである。
【０００２】
【従来の技術】従来の共有バス方式のマルチプロセッサ
システムでは、図１７に示すように、それぞれプロセッ
サ１〜３，メモリ４に接続されたバスインターフェイス
５〜８が、１本のシステムバス９を共有している。バス
インターフェイス５〜８にはクロック回路１１からクロ
ック信号が供給されており、バス調停信号１０によりシ
ステムバス９の使用権を獲得したバスインターフェイス
のみがクロック単位でシステムバス９を利用できる。す
なわち、ある時間で見た時、システムバス９を使用でき
るバスインターフェイスはただ１つだけであった。図１
８は、このときのクロック信号１２とシステムバス９上
のデータの関係を示しており、クロック信号１２のある
１クロック内でプロセッサ１がシステムバス９を使用し
ていると、このクロック内では他のプロセッサはシステ
ムバス９を使用することができない。なお、図１８中の
は、プロセッサ１に接続されたバスインターフェイス
５がシステムバス９を使用していることを意味してい
る。
システムでは、図１７に示すように、それぞれプロセッ
サ１〜３，メモリ４に接続されたバスインターフェイス
５〜８が、１本のシステムバス９を共有している。バス
インターフェイス５〜８にはクロック回路１１からクロ
ック信号が供給されており、バス調停信号１０によりシ
ステムバス９の使用権を獲得したバスインターフェイス
のみがクロック単位でシステムバス９を利用できる。す
なわち、ある時間で見た時、システムバス９を使用でき
るバスインターフェイスはただ１つだけであった。図１
８は、このときのクロック信号１２とシステムバス９上
のデータの関係を示しており、クロック信号１２のある
１クロック内でプロセッサ１がシステムバス９を使用し
ていると、このクロック内では他のプロセッサはシステ
ムバス９を使用することができない。なお、図１８中の
は、プロセッサ１に接続されたバスインターフェイス
５がシステムバス９を使用していることを意味してい
る。
【０００３】システムバス９に接続されたバスインター
フェイスが同時にシステムバス９の使用を要求した場
合、使用権を獲得したバスインターフェイスから順番に
システムバスを使用し、他のバスインターフェイスの使
用終了を待ってからバスを使用しなければならない。こ
のため、多くのバスインターフェイスが同時にバス要求
を発生した場合、データ転送が待たされたり、一度に転
送できるデータ量が少ないといった問題があった。ま
た、バス調停を行う必要があるので、処理が複雑になる
という問題があった。
フェイスが同時にシステムバス９の使用を要求した場
合、使用権を獲得したバスインターフェイスから順番に
システムバスを使用し、他のバスインターフェイスの使
用終了を待ってからバスを使用しなければならない。こ
のため、多くのバスインターフェイスが同時にバス要求
を発生した場合、データ転送が待たされたり、一度に転
送できるデータ量が少ないといった問題があった。ま
た、バス調停を行う必要があるので、処理が複雑になる
という問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、前記従来技
術の欠点を改良するため、システムバスのパケット信号
をパイプライン化することで各バスインターフェイスが
同時にデータを転送できるようにして、一度に多くのデ
ータを転送できるようにすることを目的とする。
術の欠点を改良するため、システムバスのパケット信号
をパイプライン化することで各バスインターフェイスが
同時にデータを転送できるようにして、一度に多くのデ
ータを転送できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するため、複数のプロセッサと少なくとも一つのメモ
リがそれぞれバスインターフェイスを介してシステムバ
スに接続されており、前記プロセッサと前記メモリとの
間のデータの転送をクロック信号に同期したパケットに
より行うマルチプロセッサシステムにおいて、前記シス
テムバスを前記バスインターフェイスに対応して複数の
区間に分割し、各区間のシステムバスの間に、前記クロ
ック信号に同期して前段のシステムバス上のデータを次
段のシステムバスに出力して前記バスインターフェイス
に入力するか、或いは、前記バスインターフェイスから
前記システムバスへのパケットの出力を可能とするため
に前段のシステムバスと後段のシステムバスとを電気的
に切り離すかの切り替えを行うレジスタを設けたことを
特徴とする。
成するため、複数のプロセッサと少なくとも一つのメモ
リがそれぞれバスインターフェイスを介してシステムバ
スに接続されており、前記プロセッサと前記メモリとの
間のデータの転送をクロック信号に同期したパケットに
より行うマルチプロセッサシステムにおいて、前記シス
テムバスを前記バスインターフェイスに対応して複数の
区間に分割し、各区間のシステムバスの間に、前記クロ
ック信号に同期して前段のシステムバス上のデータを次
段のシステムバスに出力して前記バスインターフェイス
に入力するか、或いは、前記バスインターフェイスから
前記システムバスへのパケットの出力を可能とするため
に前段のシステムバスと後段のシステムバスとを電気的
に切り離すかの切り替えを行うレジスタを設けたことを
特徴とする。
【０００６】
【作用】本発明のマルチプロセッサシステムにおいて
は、各バスインターフェイスにそれぞれ固有のＩＤ値が
割当てられている。また、各バスインターフェイスに対
応して設けられた各レジスタには、異なったＩＤ値が順
次与えられ、各レジスタにおいて、該当するＩＤ値が得
られたか否が判別される。該当するＩＤ値が得られた場
合には、前段のシステムバスと後段のシステムバスとが
電気的に切り離され、バスインターフェイスからシステ
ムバスへのパケットの出力が可能となる。また、該当す
るＩＤ値が得られない場合には、クロック信号に同期し
て前段のシステムバス上のデータが次段のシステムバス
に出力されバスインターフェイスに入力される。
は、各バスインターフェイスにそれぞれ固有のＩＤ値が
割当てられている。また、各バスインターフェイスに対
応して設けられた各レジスタには、異なったＩＤ値が順
次与えられ、各レジスタにおいて、該当するＩＤ値が得
られたか否が判別される。該当するＩＤ値が得られた場
合には、前段のシステムバスと後段のシステムバスとが
電気的に切り離され、バスインターフェイスからシステ
ムバスへのパケットの出力が可能となる。また、該当す
るＩＤ値が得られない場合には、クロック信号に同期し
て前段のシステムバス上のデータが次段のシステムバス
に出力されバスインターフェイスに入力される。
【０００７】
【実施例】以下、図面を参照しながら、実施例により本
発明の特徴を具体的に説明する。図１は、本発明のマル
チプロセッサシステムの第１の実施例を示すブロック図
である。本実施例のマルチプロセッサシステムにおいて
は，システムバスを各プロセッサ２１〜２３，メモリ２
４に対して複数の区間に分割し、各区間のシステムバス
２９〜３２にそれぞれ接続されたバスインターフェイス
（図中、ＢＩＦで示す）２５〜２８間に、システムバス
のパケット信号をパイプラインで送れるようレジスタ３
７〜４０を設けている。なお、各バスインターフェイス
２５〜２８には、それぞれ固有のＩＤ値“１”〜“４”
が割当てられている。
発明の特徴を具体的に説明する。図１は、本発明のマル
チプロセッサシステムの第１の実施例を示すブロック図
である。本実施例のマルチプロセッサシステムにおいて
は，システムバスを各プロセッサ２１〜２３，メモリ２
４に対して複数の区間に分割し、各区間のシステムバス
２９〜３２にそれぞれ接続されたバスインターフェイス
（図中、ＢＩＦで示す）２５〜２８間に、システムバス
のパケット信号をパイプラインで送れるようレジスタ３
７〜４０を設けている。なお、各バスインターフェイス
２５〜２８には、それぞれ固有のＩＤ値“１”〜“４”
が割当てられている。
【０００８】図２に前記レジスタの構成を示す。なお、
各レジスタ３７〜４０は同一構成であるので，レジスタ
３７を例に挙げて説明する。
各レジスタ３７〜４０は同一構成であるので，レジスタ
３７を例に挙げて説明する。
【０００９】レジスタ３７は、リセット回路４３からの
リセット信号４４で初期値（各バスインターフェイス毎
に与えられた固有のバスＩＤ値）をロードしクロックの
立ち上がりでバスＩＤ値の数をサイクリックにカウント
するカウンタ４５と、データの出力サイクルを示すため
に設けられたシステムバスに接続したバスインターフェ
イス毎に固有のバスＩＤ値を有するバスＩＤレジスタ４
７と、カウンタ４５からのカウンタ出力４６に含まれる
カウンタ値とバスＩＤレジスタ４７からのバスＩＤ出力
４８に含まれるＩＤ値を比較し一致した時には出力信号
（バスＩＤ一致信号）５０をアサートする比較器４９
と、クロック回路４１からのクロック信号４２の立ち下
がりでデータを入力しバスＩＤ一致信号５０がネゲート
している時に立ち上がりから次の立ち上がりまで入力し
たデータを出力するゲート５４とから構成されている。
５５は、次段のレジスタ３８のゲートである。なお、ア
サートとは論理が真であるときに出力することを意味
し、ネゲートとは論理が偽であるときに出力することを
意味している。
リセット信号４４で初期値（各バスインターフェイス毎
に与えられた固有のバスＩＤ値）をロードしクロックの
立ち上がりでバスＩＤ値の数をサイクリックにカウント
するカウンタ４５と、データの出力サイクルを示すため
に設けられたシステムバスに接続したバスインターフェ
イス毎に固有のバスＩＤ値を有するバスＩＤレジスタ４
７と、カウンタ４５からのカウンタ出力４６に含まれる
カウンタ値とバスＩＤレジスタ４７からのバスＩＤ出力
４８に含まれるＩＤ値を比較し一致した時には出力信号
（バスＩＤ一致信号）５０をアサートする比較器４９
と、クロック回路４１からのクロック信号４２の立ち下
がりでデータを入力しバスＩＤ一致信号５０がネゲート
している時に立ち上がりから次の立ち上がりまで入力し
たデータを出力するゲート５４とから構成されている。
５５は、次段のレジスタ３８のゲートである。なお、ア
サートとは論理が真であるときに出力することを意味
し、ネゲートとは論理が偽であるときに出力することを
意味している。
【００１０】また、バスインターフェイス２５は、前記
バスＩＤ一致信号５０がアサートした時にパケット信号
を出力し、前記バスＩＤ一致信号５０がネゲートした時
にはパケットを入力するようになっている。
バスＩＤ一致信号５０がアサートした時にパケット信号
を出力し、前記バスＩＤ一致信号５０がネゲートした時
にはパケットを入力するようになっている。
【００１１】パケット信号は、図３に示すように、コマ
ンド（Ｌビット）と要求先アドレス（Ｍビット）と要求
元アドレス（Ｎビット）からなるヘッダとデータのパケ
ットからなっている。
ンド（Ｌビット）と要求先アドレス（Ｍビット）と要求
元アドレス（Ｎビット）からなるヘッダとデータのパケ
ットからなっている。
【００１２】以下、第１の実施例の動作を説明する。
【００１３】本実施例は、システムバス上に４つのバス
インターフェイス２５〜２８を接続した場合であり、レ
ジスタ３７〜４０によりシステムバスをシステムバス２
９〜３２の４つにパイプライン化した例である。バスイ
ンターフェイス２５とシステムバス２９、レジスタ３７
における動作を一例として３つのフェイズに分け説明す
る。
インターフェイス２５〜２８を接続した場合であり、レ
ジスタ３７〜４０によりシステムバスをシステムバス２
９〜３２の４つにパイプライン化した例である。バスイ
ンターフェイス２５とシステムバス２９、レジスタ３７
における動作を一例として３つのフェイズに分け説明す
る。
【００１４】１）初期設定フェイズ
リセット回路４３からのリセット信号４４によりレジス
タ３７〜４０内にあるカウンタ（レジスタ３７の場合カ
ウンタ４５）に初期値（レジスタ３７の場合バスＩＤ値
“４”、レジスタ３８，３９，４０ではバスＩＤ値
“１”，“２”，“３”）がロードされる（図４の０サ
イクル目を参照）。
タ３７〜４０内にあるカウンタ（レジスタ３７の場合カ
ウンタ４５）に初期値（レジスタ３７の場合バスＩＤ値
“４”、レジスタ３８，３９，４０ではバスＩＤ値
“１”，“２”，“３”）がロードされる（図４の０サ
イクル目を参照）。
【００１５】リセット信号４４がネゲートされると、カ
ウンタ４５は次のクロックの立ち上がりから、１から４
の間でサイクリックにカウントアップを開始する。な
お、１から４という値は、バスインターフェイスの数
（本実施例の場合、４つ）に対応している。
ウンタ４５は次のクロックの立ち上がりから、１から４
の間でサイクリックにカウントアップを開始する。な
お、１から４という値は、バスインターフェイスの数
（本実施例の場合、４つ）に対応している。
【００１６】２）データ出力フェイズ
クロック信号４２の各サイクルでカウンタ出力４６とバ
スＩＤ出力４８が比較器４９で比較され、２つの値が一
致するとバスＩＤ一致信号５０が１クロックの間（１サ
イクル）アサートする。バスＩＤ一致信号５０がアサー
トされている間、ゲート５４の出力は禁止され、ハイイ
ンピーダンスの状態となる。
スＩＤ出力４８が比較器４９で比較され、２つの値が一
致するとバスＩＤ一致信号５０が１クロックの間（１サ
イクル）アサートする。バスＩＤ一致信号５０がアサー
トされている間、ゲート５４の出力は禁止され、ハイイ
ンピーダンスの状態となる。
【００１７】バスインターフェイス２５は、バスＩＤ一
致信号５０のアサートによりそのサイクルが出力サイク
ルであることを知る。
致信号５０のアサートによりそのサイクルが出力サイク
ルであることを知る。
【００１８】プロセッサ２１がデータをリードしたりラ
イトしたりする要求のある時には、バスインターフェイ
ス２５は、リクエストのコマンド、要求元アドレス（例
えばバスＩＤの値である“１”）、要求先のアドレス
（例えばメモリアドレス）からなるパケットを作成し、
システムバス２９へ出力する。要求のないときにはバス
インターフェイス２５は特に何も行わない。
イトしたりする要求のある時には、バスインターフェイ
ス２５は、リクエストのコマンド、要求元アドレス（例
えばバスＩＤの値である“１”）、要求先のアドレス
（例えばメモリアドレス）からなるパケットを作成し、
システムバス２９へ出力する。要求のないときにはバス
インターフェイス２５は特に何も行わない。
【００１９】３）データ入力フェイズ
クロックの各サイクルでカウンタ出力４６とバスＩＤ出
力４８が比較器４９で比較され、この２つの値が一致し
なければバスＩＤ一致信号５０はネゲート状態となる。
ＩＤ一致信号５０がネゲート状態のとき、ゲート５４は
１クロック前のシステムバス３２のデータをシステムバ
ス２９に出力し、バスインターフェイス２５はクロック
毎にシステムバス２９のパケットをサンプリングし、転
送先アドレスを解析してバスインターフェイス２５への
コマンドであった場合には取り込み、プロセッサ２１に
パケットを入力したことを通知することで対応する処理
を行なう。
力４８が比較器４９で比較され、この２つの値が一致し
なければバスＩＤ一致信号５０はネゲート状態となる。
ＩＤ一致信号５０がネゲート状態のとき、ゲート５４は
１クロック前のシステムバス３２のデータをシステムバ
ス２９に出力し、バスインターフェイス２５はクロック
毎にシステムバス２９のパケットをサンプリングし、転
送先アドレスを解析してバスインターフェイス２５への
コマンドであった場合には取り込み、プロセッサ２１に
パケットを入力したことを通知することで対応する処理
を行なう。
【００２０】上述の処理により、図５に示すように、同
じ時刻において各システムバスをそれぞれ異なったバス
インターフェイスで同時に使用することができる。図５
において丸で囲まれた数字はバスＩＤ値を示しており、
最初のサイクルでは各システムバス２９，３０，３１，
３２を、バスＩＤ値が“１”，“４”，“３”，“２”
であるバスインターフェイスが同時に使用することがで
きる。
じ時刻において各システムバスをそれぞれ異なったバス
インターフェイスで同時に使用することができる。図５
において丸で囲まれた数字はバスＩＤ値を示しており、
最初のサイクルでは各システムバス２９，３０，３１，
３２を、バスＩＤ値が“１”，“４”，“３”，“２”
であるバスインターフェイスが同時に使用することがで
きる。
【００２１】なお、上述の実施例においては、１クロッ
ク毎に各バスインターフェイスに出力する時間を与えて
いたが、カウンタが入力するクロックを内部でｎ倍に分
周することで、バスインターフェイスが一度に出力でき
るサイクル数をｎ倍にすることも可能である。ｎ＝２の
場合のタイミングチャートを図６に示す。
ク毎に各バスインターフェイスに出力する時間を与えて
いたが、カウンタが入力するクロックを内部でｎ倍に分
周することで、バスインターフェイスが一度に出力でき
るサイクル数をｎ倍にすることも可能である。ｎ＝２の
場合のタイミングチャートを図６に示す。
【００２２】また、図２に示すレジスタ３７において
は、レジスタ３７内にバスＩＤレジスタ４７，カウンタ
４５，比較器４９を設けたが、図７に示すように、これ
らの回路要素をバスインターフェイス２５ａ内に設け、
レジスタ３７ａ，３８ａ等の構成を簡略化することもで
きる。なお、２５ｂ，２５ｃはバスインターフェイスに
元々備わっているバッファである。
は、レジスタ３７内にバスＩＤレジスタ４７，カウンタ
４５，比較器４９を設けたが、図７に示すように、これ
らの回路要素をバスインターフェイス２５ａ内に設け、
レジスタ３７ａ，３８ａ等の構成を簡略化することもで
きる。なお、２５ｂ，２５ｃはバスインターフェイスに
元々備わっているバッファである。
【００２３】また、リセットでロードするＩＤ値を前の
レジスタでのＩＤ値にすることで、バスＩＤ一致信号を
データの出力するサイクルより前のサイクルで出力し、
バスインターフェイスにデータの出力時期を前もって知
らせ、データの出力まで余裕を与えることができる。１
サイクル前にバスＩＤ一致信号を出力した例を図８に示
す。
レジスタでのＩＤ値にすることで、バスＩＤ一致信号を
データの出力するサイクルより前のサイクルで出力し、
バスインターフェイスにデータの出力時期を前もって知
らせ、データの出力まで余裕を与えることができる。１
サイクル前にバスＩＤ一致信号を出力した例を図８に示
す。
【００２４】次に、本発明の第２の実施例について図９
を参照して説明する。なお、図１に示す実施例と対応す
る部材には同一符番を付している。
を参照して説明する。なお、図１に示す実施例と対応す
る部材には同一符番を付している。
【００２５】図９に示す実施例は、図１に示す実施例と
略同じ構成を有しており、キャッシュメモリを内蔵する
各プロセッサ２１〜２３，メモリ２４に対応して各バス
インターフェイス２５ｂ〜２８ｂが設けられ、これらの
各バスインターフェイス２５ｂ〜２８ｂに対応してシス
テムバス２９〜３２が分割して設けられている。各シス
テムバス２９〜３２間はレジスタ３７ｂ〜４０ｂで接続
され、各レジスタ３７ｂ〜４０ｂ間にパケットＩＤバス
６１〜６４が接続されている。また、各レジスタ３７ｂ
〜４０ｂから各バスインターフェイス２５ｂ〜２８ｂ
へ、バスＩＤ一致信号７４〜７７が供給されている。
略同じ構成を有しており、キャッシュメモリを内蔵する
各プロセッサ２１〜２３，メモリ２４に対応して各バス
インターフェイス２５ｂ〜２８ｂが設けられ、これらの
各バスインターフェイス２５ｂ〜２８ｂに対応してシス
テムバス２９〜３２が分割して設けられている。各シス
テムバス２９〜３２間はレジスタ３７ｂ〜４０ｂで接続
され、各レジスタ３７ｂ〜４０ｂ間にパケットＩＤバス
６１〜６４が接続されている。また、各レジスタ３７ｂ
〜４０ｂから各バスインターフェイス２５ｂ〜２８ｂ
へ、バスＩＤ一致信号７４〜７７が供給されている。
【００２６】図１０に前記レジスタの構成を示す。な
お、レジスタ３７ｂ〜４０ｂは、同一構成を有している
のでレジスタ３７ｂを例に挙げて説明する。
お、レジスタ３７ｂ〜４０ｂは、同一構成を有している
のでレジスタ３７ｂを例に挙げて説明する。
【００２７】レジスタ３７ｂは、システムバスのパケッ
トデータをパイプライン化するためにクロック信号４２
の立ち下がりでパケットデータとパケットを出力したバ
スインターフェイスを表すＩＤデータをラッチするラッ
チ６５と、“０”の値を保持し出力する０（ナル）レジ
スタ６６と、前記ＩＤデータと“０”を比較し、等しか
ったときに一致信号を出力する比較器６７と、バスイン
ターフェイス２５からのバスＩＤ出力７３のＩＤ値とラ
ッチしたＩＤデータを比較する比較器６８と、前記２つ
の比較器６７，６８の出力の論理和を出力するＯＲ回路
６９と、前記ラッチ６５の出力を入力とし前記比較器６
７，６８の出力状態によりパケットデータとパケットを
出力したバスインターフェイスを表すＩＤデータの出力
のオン／オフをクロックの立ち上がりから１クロック単
位で行なうゲート７０とからなる。また、バスインター
フェイス２５ｂは、プロセッサの要求するデータを前記
ＯＲ回路６９の出力状態に応じてパケットデータとして
入出力を行なう。なお、７８は、レジスタ３８ｂに設け
られたラッチである。
トデータをパイプライン化するためにクロック信号４２
の立ち下がりでパケットデータとパケットを出力したバ
スインターフェイスを表すＩＤデータをラッチするラッ
チ６５と、“０”の値を保持し出力する０（ナル）レジ
スタ６６と、前記ＩＤデータと“０”を比較し、等しか
ったときに一致信号を出力する比較器６７と、バスイン
ターフェイス２５からのバスＩＤ出力７３のＩＤ値とラ
ッチしたＩＤデータを比較する比較器６８と、前記２つ
の比較器６７，６８の出力の論理和を出力するＯＲ回路
６９と、前記ラッチ６５の出力を入力とし前記比較器６
７，６８の出力状態によりパケットデータとパケットを
出力したバスインターフェイスを表すＩＤデータの出力
のオン／オフをクロックの立ち上がりから１クロック単
位で行なうゲート７０とからなる。また、バスインター
フェイス２５ｂは、プロセッサの要求するデータを前記
ＯＲ回路６９の出力状態に応じてパケットデータとして
入出力を行なう。なお、７８は、レジスタ３８ｂに設け
られたラッチである。
【００２８】以下、図９及び図１０に示す第２の実施例
の動作について説明する。
の動作について説明する。
【００２９】第２の実施例は、第１の実施例と同様に、
システムバス上に４つのバスインターフェイス２５ｂ〜
２８ｂを接続した場合であり、レジスタ３７ｂ〜４０ｂ
によりシステムバスを、システムバス２９〜３２の４つ
にパイプライン化した例である。バスインターフェイス
２５ｂとシステムバス２９、レジスタ３７ｂにおける動
作を一例として各条件に分けて説明する。
システムバス上に４つのバスインターフェイス２５ｂ〜
２８ｂを接続した場合であり、レジスタ３７ｂ〜４０ｂ
によりシステムバスを、システムバス２９〜３２の４つ
にパイプライン化した例である。バスインターフェイス
２５ｂとシステムバス２９、レジスタ３７ｂにおける動
作を一例として各条件に分けて説明する。
【００３０】図１０に示す回路において、ラッチ６５に
は、システムバス３２からの信号、パケットＩＤバス６
４からの信号、クロック信号４２及びリセット信号４４
が入力され、このラッチ６５からは、パケットデータを
含んだラッチ信号７１、及び、パケットを出力したバス
インターフェイスのＩＤ値を含んだラッチ信号７２が出
力される。
は、システムバス３２からの信号、パケットＩＤバス６
４からの信号、クロック信号４２及びリセット信号４４
が入力され、このラッチ６５からは、パケットデータを
含んだラッチ信号７１、及び、パケットを出力したバス
インターフェイスのＩＤ値を含んだラッチ信号７２が出
力される。
【００３１】１）初期リセット
パワーオンやシステムエラーなど際にリセット回路４３
から発生するリセット信号４４によりラッチ６５の出力
が“０”となり、ラッチ信号７２には“０”が出力さ
れ、ゲート７０の出力制御はオフとなってシステムバス
２９はハイインピーダンスの状態となる（図１１の０サ
イクル目を参照）。同様のことが他のレジスタ３８ｂ，
３９ｂ，４０ｂでも行なわれ、システムバス３０，３
１，３２もハイインピーダンスとなる。
から発生するリセット信号４４によりラッチ６５の出力
が“０”となり、ラッチ信号７２には“０”が出力さ
れ、ゲート７０の出力制御はオフとなってシステムバス
２９はハイインピーダンスの状態となる（図１１の０サ
イクル目を参照）。同様のことが他のレジスタ３８ｂ，
３９ｂ，４０ｂでも行なわれ、システムバス３０，３
１，３２もハイインピーダンスとなる。
【００３２】２）ラッチ信号７２が０レジスタ６６の出
力と等しいとき。
力と等しいとき。
【００３３】レジスタ３７ｂは入力するクロック信号４
２の各立ち下がりで前の段のゲート出力（システムバス
とパケットＩＤバスのデータ）をラッチし、ラッチ信号
７１，７２を出力する。比較器６７は、ラッチ信号７２
と０レジスタ６６の出力を比較し、また比較器６８は、
ラッチ信号７２とバスインターフェイス２５ｂのバスＩ
Ｄ出力７３を比較し、どちらかが一致すればＯＲ回路６
９は、ＩＤ一致信号７４をアサートする。これらを以下
の状態に分けて動作を説明する。
２の各立ち下がりで前の段のゲート出力（システムバス
とパケットＩＤバスのデータ）をラッチし、ラッチ信号
７１，７２を出力する。比較器６７は、ラッチ信号７２
と０レジスタ６６の出力を比較し、また比較器６８は、
ラッチ信号７２とバスインターフェイス２５ｂのバスＩ
Ｄ出力７３を比較し、どちらかが一致すればＯＲ回路６
９は、ＩＤ一致信号７４をアサートする。これらを以下
の状態に分けて動作を説明する。
【００３４】ラッチ６５がパケットＩＤバス６４の出力
をラッチして得たラッチ信号７２のデータの値、すなわ
ち、システムバス３２にあるパケットデータを出力した
バスインターフェイスのＩＤ値が“０”である時、比較
器６７の出力がアサートされ、ＯＲ回路６９の出力であ
るＩＤ一致信号７４をアサートする。ＩＤ一致信号７４
がアサートすると、ゲート７０は出力をオフにしハイイ
ンピーダンス状態とする。またバスインターフェイス２
５ｂは、ＩＤ一致信号７４のアサートによりシステムバ
ス２９へパケットデータを出力可能状態であることを知
る。
をラッチして得たラッチ信号７２のデータの値、すなわ
ち、システムバス３２にあるパケットデータを出力した
バスインターフェイスのＩＤ値が“０”である時、比較
器６７の出力がアサートされ、ＯＲ回路６９の出力であ
るＩＤ一致信号７４をアサートする。ＩＤ一致信号７４
がアサートすると、ゲート７０は出力をオフにしハイイ
ンピーダンス状態とする。またバスインターフェイス２
５ｂは、ＩＤ一致信号７４のアサートによりシステムバ
ス２９へパケットデータを出力可能状態であることを知
る。
【００３５】２−１）プロセッサでリード／ライト要求
の出力データがある場合。
の出力データがある場合。
【００３６】プロセッサに内蔵されているキャッシュメ
モリ（図示せず）が、キャッシュミス等によりメモリ２
４に対するリード／ライト要求を行う場合、要求パケッ
トをシステムバス２９に出力し、バスインターフェイス
２５ｂのＩＤ値（この例では“１”）をパケットＩＤバ
ス６１に出力する（図１１の１サイクル目と３サイクル
目を参照）。
モリ（図示せず）が、キャッシュミス等によりメモリ２
４に対するリード／ライト要求を行う場合、要求パケッ
トをシステムバス２９に出力し、バスインターフェイス
２５ｂのＩＤ値（この例では“１”）をパケットＩＤバ
ス６１に出力する（図１１の１サイクル目と３サイクル
目を参照）。
【００３７】２−２）プロセッサでリード／ライト要求
の出力データがない場合。
の出力データがない場合。
【００３８】プロセッサ２１が外部のメモリオペレーシ
ョンを要求していない場合、バスインターフェイス２５
ｂはパケットを出力する必要がないので、パケットＩＤ
バス６１に“０”を出力し、システムバス２９には有効
なデータがないことを示す（図１１の５サイクル目を参
照）。
ョンを要求していない場合、バスインターフェイス２５
ｂはパケットを出力する必要がないので、パケットＩＤ
バス６１に“０”を出力し、システムバス２９には有効
なデータがないことを示す（図１１の５サイクル目を参
照）。
【００３９】３）ラッチ信号７２がバスＩＤ出力７３と
等しいとき。
等しいとき。
【００４０】ｎサイクル前に出力したパケットが、シス
テムバス２９，３０，３１，３２をパイプラインで一周
回ってきた時、ラッチ信号７２とバスＩＤ出力７３が一
致しＩＤ一致信号７４がアサートする。ＩＤ一致信号７
４のアサートにより、ゲート７０は出力をオフにしハイ
インピーダンス状態とする。このパケットは、以前に自
分が出力したパケットだからシステムバス２９に出力す
る必要はない。また、バスインターフェイス２５ｂは、
ＩＤ一致信号７４のアサートによりパケットデータを出
力可能状態であることを知る。
テムバス２９，３０，３１，３２をパイプラインで一周
回ってきた時、ラッチ信号７２とバスＩＤ出力７３が一
致しＩＤ一致信号７４がアサートする。ＩＤ一致信号７
４のアサートにより、ゲート７０は出力をオフにしハイ
インピーダンス状態とする。このパケットは、以前に自
分が出力したパケットだからシステムバス２９に出力す
る必要はない。また、バスインターフェイス２５ｂは、
ＩＤ一致信号７４のアサートによりパケットデータを出
力可能状態であることを知る。
【００４１】３−１）プロセッサでリード／ライト要求
の出力データがある場合。
の出力データがある場合。
【００４２】先に説明した２−１）と同様である。
【００４３】３−２）プロセッサでリード／ライト要求
の出力データがない場合。
の出力データがない場合。
【００４４】先に説明した２−２）と同様である。
【００４５】４）ラッチ信号７２がバスＩＤ出力、０レ
ジスタ出力とも等しくないとき。
ジスタ出力とも等しくないとき。
【００４６】比較器６７，６８の出力がアサートせずＩ
Ｄ一致信号７４がアサートしない場合、そのサイクルで
はラッチ信号７１には他のバスインターフェイスが出力
した有効パケットがあることを示している。システムバ
ス２９にはラッチ信号７１、パケットＩＤバス６１には
ラッチ信号７２がゲート７０により出力される。バスイ
ンターフェイス２５ｂは、ＩＤ一致信号７４のネゲート
によりパケットが入力であることを知り、システムバス
２９のパケットを入力する。
Ｄ一致信号７４がアサートしない場合、そのサイクルで
はラッチ信号７１には他のバスインターフェイスが出力
した有効パケットがあることを示している。システムバ
ス２９にはラッチ信号７１、パケットＩＤバス６１には
ラッチ信号７２がゲート７０により出力される。バスイ
ンターフェイス２５ｂは、ＩＤ一致信号７４のネゲート
によりパケットが入力であることを知り、システムバス
２９のパケットを入力する。
【００４７】上述の処理により、図１２に示すように、
同じ時刻において各システムバスをそれぞれ異なったバ
スインターフェイスで同時に使用することができる。図
１２において丸で囲まれた数字は、システムバス上のＩ
Ｄ値を示しており、“”で囲まれた数字は、パケットＩ
Ｄバス上のＩＤ値を示している。
同じ時刻において各システムバスをそれぞれ異なったバ
スインターフェイスで同時に使用することができる。図
１２において丸で囲まれた数字は、システムバス上のＩ
Ｄ値を示しており、“”で囲まれた数字は、パケットＩ
Ｄバス上のＩＤ値を示している。
【００４８】なお、図９，図１０に示す第２の実施例に
おいても、第１の実施例において説明したように、カウ
ンタが入力するクロックを内部でｎ倍に分周すること
で、バスインターフェイスが一度に出力できるサイクル
数をｎ倍にすることも可能である。ｎ＝２の場合のタイ
ミングチャートを図１３に示す。
おいても、第１の実施例において説明したように、カウ
ンタが入力するクロックを内部でｎ倍に分周すること
で、バスインターフェイスが一度に出力できるサイクル
数をｎ倍にすることも可能である。ｎ＝２の場合のタイ
ミングチャートを図１３に示す。
【００４９】また、図１０に示す回路図においては、レ
ジスタ３７ｂとバスインターフェイス２５ｂを独立した
ブロックとして構成しているが、図１４に示すようにレ
ジスタ３７ｂとバスインターフェイス２５ｂとを一体化
してバスインターフェイスブロック７９を構成するよう
にしてもよい。このように構成した場合、レジスタ３７
ｂとバスインターフェイス２５ｂを同一集積回路チップ
内に収納することができ、回路の集積度を高めることが
できる。
ジスタ３７ｂとバスインターフェイス２５ｂを独立した
ブロックとして構成しているが、図１４に示すようにレ
ジスタ３７ｂとバスインターフェイス２５ｂとを一体化
してバスインターフェイスブロック７９を構成するよう
にしてもよい。このように構成した場合、レジスタ３７
ｂとバスインターフェイス２５ｂを同一集積回路チップ
内に収納することができ、回路の集積度を高めることが
できる。
【００５０】また、第２の実施例においては、キャッシ
ュメモリを内蔵したプロセッサを使用した場合を例に挙
げて説明したが、本発明はキャッシュメモリを内蔵しな
いプロセッサを使用したマルチプロセッサシステムに対
しても適用することができる。
ュメモリを内蔵したプロセッサを使用した場合を例に挙
げて説明したが、本発明はキャッシュメモリを内蔵しな
いプロセッサを使用したマルチプロセッサシステムに対
しても適用することができる。
【００５１】更に、パケットＩＤバスを設けず、パケッ
ト内の送信元のデータをデコードすることでパケットデ
ータの出力・入力のタイミングを決定することもでき
る。
ト内の送信元のデータをデコードすることでパケットデ
ータの出力・入力のタイミングを決定することもでき
る。
【００５２】このパケットＩＤバスを設けないマルチプ
ロセッサシステムの第３の実施例について図１５及び図
１６を参照して説明する。
ロセッサシステムの第３の実施例について図１５及び図
１６を参照して説明する。
【００５３】図１５に示すマルチプロセッサシステム
は、図９に示すマルチプロセッサシステムと略同じ構成
を有しているが、パケットＩＤバスが設けられていない
点が異なっている。また、図１６に示すように、ラッチ
６５からはラッチ信号７１のみが出力され、このラッチ
信号７１が比較器６７，６８及びゲート５５に供給され
る。
は、図９に示すマルチプロセッサシステムと略同じ構成
を有しているが、パケットＩＤバスが設けられていない
点が異なっている。また、図１６に示すように、ラッチ
６５からはラッチ信号７１のみが出力され、このラッチ
信号７１が比較器６７，６８及びゲート５５に供給され
る。
【００５４】第３の実施例の動作を以下簡単に説明す
る。
る。
【００５５】比較器６７，６８へは図３に示す要求元の
データＮビットが入力する。また、ゲート５５には、ラ
ッチ信号７１全てが入力している。比較器６７，６８
は、ラッチ信号７１のうちの要求元のデータＮビットを
デコードし、パケットデータがどのバスインターフェイ
スから出力されたかを知る。Ｎビットの内容が０である
とき、または、バスＩＤ出力７５と等しいとき、比較器
６７の出力がアサートし、ＯＲ回路６９の出力がアサー
トする。なお、システムバス３２に有効なパケットがな
いときには、システムバス３２は、０にドライブされて
いる。
データＮビットが入力する。また、ゲート５５には、ラ
ッチ信号７１全てが入力している。比較器６７，６８
は、ラッチ信号７１のうちの要求元のデータＮビットを
デコードし、パケットデータがどのバスインターフェイ
スから出力されたかを知る。Ｎビットの内容が０である
とき、または、バスＩＤ出力７５と等しいとき、比較器
６７の出力がアサートし、ＯＲ回路６９の出力がアサー
トする。なお、システムバス３２に有効なパケットがな
いときには、システムバス３２は、０にドライブされて
いる。
【００５６】そして、プロセッサからリード／ライトの
要求があるときは、バスインターフェイス２５ｂよりシ
ステムバス２９にパケットを出力する。また、プロセッ
サからリード／ライトの要求がないときは、バスインタ
ーフェイス２５ｂは、システムバス２９に０をドライブ
する。
要求があるときは、バスインターフェイス２５ｂよりシ
ステムバス２９にパケットを出力する。また、プロセッ
サからリード／ライトの要求がないときは、バスインタ
ーフェイス２５ｂは、システムバス２９に０をドライブ
する。
【００５７】また、Ｎビットの内容が０でないときは、
システムバス３２の内容をゲート５５より出力する。
システムバス３２の内容をゲート５５より出力する。
【００５８】
【発明の効果】以上に述べたように、本発明において
は、バスをパイプライン化することにより、各バスイン
ターフェイスは同時にパケットをシステムバスに出力・
入力することが可能となり、転送データ容量を増加する
ことができる。また、データを出力する時間を決めたこ
とで、バスの使用権を獲得しあうバス調停が不要となり
処理が簡単化される。
は、バスをパイプライン化することにより、各バスイン
ターフェイスは同時にパケットをシステムバスに出力・
入力することが可能となり、転送データ容量を増加する
ことができる。また、データを出力する時間を決めたこ
とで、バスの使用権を獲得しあうバス調停が不要となり
処理が簡単化される。
【図１】 本発明のマルチプロセッサシステムの第１の
実施例の全体構成を示すブロック図である。
実施例の全体構成を示すブロック図である。
【図２】 第１の実施例において使用されるレジスタの
構成例を示すブロック図である。
構成例を示すブロック図である。
【図３】 パケットデータの構成例を示す説明図であ
る。
る。
【図４】 第１の実施例の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図５】 第１の実施例における各システムバス上への
パケットの出力タイミングを示すタイミングチャートで
ある。
パケットの出力タイミングを示すタイミングチャートで
ある。
【図６】 第１の実施例においてカウンタが入力するク
ロックを内部で２倍に分周したときの動作を示すタイミ
ングチャートである。
ロックを内部で２倍に分周したときの動作を示すタイミ
ングチャートである。
【図７】 バスＩＤレジスタ、カウンタ、比較器をバス
インターフェイス内に設けた回路例を示すブロック図で
ある。
インターフェイス内に設けた回路例を示すブロック図で
ある。
【図８】 バスインターフェイスがデータを出力するサ
イクルより１サイクル前にバスＩＤ一致信号を出力した
場合の動作を示すタイミングチャートである。
イクルより１サイクル前にバスＩＤ一致信号を出力した
場合の動作を示すタイミングチャートである。
【図９】 本発明のマルチプロセッサシステムの第２の
実施例の全体構成を示すブロック図である。
実施例の全体構成を示すブロック図である。
【図１０】 第２の実施例において使用されるレジスタ
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１１】 第２の実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図１２】 第２の実施例における各システムバス上へ
のパケットの出力タイミングを示すタイミングチャート
である。
のパケットの出力タイミングを示すタイミングチャート
である。
【図１３】 第２の実施例においてカウンタが入力する
クロックを内部で２倍に分周したときの動作を示すタイ
ミングチャートである。
クロックを内部で２倍に分周したときの動作を示すタイ
ミングチャートである。
【図１４】 ラッチ、ゲート、比較器、ＯＲ回路をバス
インターフェイス内に設けた回路例を示すブロック図で
ある。
インターフェイス内に設けた回路例を示すブロック図で
ある。
【図１５】 本発明のマルチプロセッサシステムの第３
の実施例の全体構成を示すブロック図である。
の実施例の全体構成を示すブロック図である。
【図１６】 第３の実施例において使用されるレジスタ
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１７】 従来技術のマルチプロセッサシステムの構
成例を示すブロック図である。
成例を示すブロック図である。
【図１８】 図１７に示す従来システムでのパケットの
出力のタイミングを示すタイミングチャートである。
出力のタイミングを示すタイミングチャートである。
１〜３ プロセッサ、４ メモリ、５〜８ バスインタ
ーフェイス、９ システムバス、１０ バス調停信号、
１１ クロック回路、１２ クロック信号、２１〜２３
プロセッサ、２４ メモリ、２５〜２８、２５ａ，２
５ｂ〜２８ｂバスインターフェイス、２９〜３２ シス
テムバス、３７〜４０，３７ａ，３８ａ，３７ｂ レジ
スタ、４１ クロック回路、４２ クロック信号、４３
リセット回路、４４ リセット信号、４５ カウン
タ、４６ カウンタ出力、４７バスＩＤ、４８ バスＩ
Ｄ出力、４９ 比較器、５０〜５３ バスＩＤ一致信
号、５４，５５ ゲート、６１〜６４ パケットＩＤバ
ス、６５ ラッチ、６６０レジスタ、６７，６８ 比較
器、６９ ＯＲ回路、７０ ゲート、７１，７２ラッチ
信号、７３ バスＩＤ出力、７４〜７７ ＩＤ一致信
号、７８ ラッチ，７９ バスインターフェイスブロッ
ク
ーフェイス、９ システムバス、１０ バス調停信号、
１１ クロック回路、１２ クロック信号、２１〜２３
プロセッサ、２４ メモリ、２５〜２８、２５ａ，２
５ｂ〜２８ｂバスインターフェイス、２９〜３２ シス
テムバス、３７〜４０，３７ａ，３８ａ，３７ｂ レジ
スタ、４１ クロック回路、４２ クロック信号、４３
リセット回路、４４ リセット信号、４５ カウン
タ、４６ カウンタ出力、４７バスＩＤ、４８ バスＩ
Ｄ出力、４９ 比較器、５０〜５３ バスＩＤ一致信
号、５４，５５ ゲート、６１〜６４ パケットＩＤバ
ス、６５ ラッチ、６６０レジスタ、６７，６８ 比較
器、６９ ＯＲ回路、７０ ゲート、７１，７２ラッチ
信号、７３ バスＩＤ出力、７４〜７７ ＩＤ一致信
号、７８ ラッチ，７９ バスインターフェイスブロッ
ク
Claims (4)
- 【請求項１】 複数のプロセッサと少なくとも一つのメ
モリがそれぞれバスインターフェイスを介してシステム
バスに接続されており、前記プロセッサと前記メモリと
の間のデータの転送をクロック信号に同期したパケット
により行うマルチプロセッサシステムにおいて、前記シ
ステムバスを前記バスインターフェイスに対応して複数
の区間に分割し、各区間のシステムバスの間に、前記ク
ロック信号に同期して前段のシステムバス上のデータを
次段のシステムバスに出力して前記バスインターフェイ
スに入力するか、或いは、前記バスインターフェイスか
ら前記システムバスへのパケットの出力を可能とするた
めに前段のシステムバスと後段のシステムバスとを電気
的に切り離すかの切り替えを行うレジスタを設けたこと
を特徴とするマルチプロセッサシステム。 - 【請求項２】 前記レジスタは、前記クロック信号と同
期して動作するカウンタと、前記レジスタごとに異なる
値を持ったＩＤレジスタと、前記カウンタの値と前記Ｉ
Ｄレジスタの値を比較し両値が一致したとき前記バスイ
ンターフェイスを出力可能状態とするＩＤ一致信号を出
力する比較器と、前記クロックに同期してデータをラッ
チし１クロックサイクルごとにデータの出力を切り替え
るゲートであって、前記比較器がＩＤ一致信号を出力し
たときフローテイング状態とされ前記バスインターフェ
イスから前記システムバスへのパケットの出力を可能と
し、前記比較器がＩＤ一致信号を出力しなかったときに
はラッチされているデータを前記システムバスに出力し
て前記バスインターフェイスに入力するゲートとを備え
ていることを特徴とする請求項１記載のマルチプロセッ
サシステム。 - 【請求項３】 前記各区間のシステムバスの間に、パケ
ットのデータと一緒にパケットの送信者を示すＩＤを送
出するためのＩＤバスを設けたことを特徴とする請求項
１記載のマルチプロセッサシステム。 - 【請求項４】 前記レジスタは、前記システムバスと前
記ＩＤバスの値を前記クロックと同期して入力するラッ
チと、“０”の値を保持する０レジスタと、前記ラッチ
のＩＤバス値と前記０レジスタ値とを比較する第１の比
較器と、前記ラッチのＩＤバス値とバスインターフェイ
ス毎に保持する固有の値とを比較する第２の比較器と、
前記二つの比較器の出力の論理和演算を行ない、いずれ
かの前記比較器から出力が得られたときバスインターフ
ェイスを出力可能状態とするＩＤ一致信号を出力するＯ
Ｒ回路と、前記ラッチの出力と前記ＯＲ回路の出力とが
供給され前記ＯＲ回路がＩＤ一致信号を出力しなかった
ときにはラッチしたパケットデータとＩＤ値をシステム
バスと前記ＩＤバスに出力するとともに前記システムバ
スのパケットデータを入力するゲートとを備えているこ
とを特徴とする請求項３記載のマルチプロセッサシステ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180006A JPH0528104A (ja) | 1991-07-20 | 1991-07-20 | マルチプロセツサシステム |
| US08/372,826 US5513367A (en) | 1991-07-20 | 1995-01-13 | Multiprocessor system having respective bus interfaces that transfer data at the same time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180006A JPH0528104A (ja) | 1991-07-20 | 1991-07-20 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528104A true JPH0528104A (ja) | 1993-02-05 |
Family
ID=16075808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180006A Pending JPH0528104A (ja) | 1991-07-20 | 1991-07-20 | マルチプロセツサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5513367A (ja) |
| JP (1) | JPH0528104A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009069974A (ja) * | 2007-09-11 | 2009-04-02 | Fuji Xerox Co Ltd | バスインターフェース回路および情報処理装置 |
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| CN117311604A (zh) * | 2023-07-18 | 2023-12-29 | 武汉中航通用科技有限公司 | 一种嵌入式多元备份及加载方法 |
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Also Published As
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|---|---|
| US5513367A (en) | 1996-04-30 |
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