JPH05282244A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05282244A JPH05282244A JP10906292A JP10906292A JPH05282244A JP H05282244 A JPH05282244 A JP H05282244A JP 10906292 A JP10906292 A JP 10906292A JP 10906292 A JP10906292 A JP 10906292A JP H05282244 A JPH05282244 A JP H05282244A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- polling
- signal
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ポーリングが行われている場合でも他のバス
マスタにバスを使用する機会を与えるようにする。 【構成】 ポーリングを受けたＩ／Ｏ５はその状態変化
が終了する予定を示す状態変化完了予定信号をプロセッ
サ１に返送する。これによりプロセッサ１はバス使用信
号を解除するので、そのとき他のバスマスタ２、３は必
要があればバスを使用することができる。
マスタにバスを使用する機会を与えるようにする。 【構成】 ポーリングを受けたＩ／Ｏ５はその状態変化
が終了する予定を示す状態変化完了予定信号をプロセッ
サ１に返送する。これによりプロセッサ１はバス使用信
号を解除するので、そのとき他のバスマスタ２、３は必
要があればバスを使用することができる。
Description
【０００１】
【産業上の利用分野】本発明は、同一バス上に複数のバ
スマスタを有し、バスを共用する情報処理装置に関する
ものである。
スマスタを有し、バスを共用する情報処理装置に関する
ものである。
【０００２】
【従来の技術】従来、プロセッサがＩ／Ｏに対して連続
してポーリングをかけるとき、そのプロセッサと他のバ
スマスタがバス上で衝突しないように構成する必要があ
り、そのため、プロセッサがバスを使用しているときは
他のバスマスタできないようにしてデータの衝突を防い
でいた。
してポーリングをかけるとき、そのプロセッサと他のバ
スマスタがバス上で衝突しないように構成する必要があ
り、そのため、プロセッサがバスを使用しているときは
他のバスマスタできないようにしてデータの衝突を防い
でいた。
【０００３】
【発明が解決しようとする課題】しかしながら、そのよ
うな構成にすると他のバスマスタはプロセッサのポーリ
ングが終了するまで待ち合わせる必要があり、重要な処
理があっても実行する方法がなかった。
うな構成にすると他のバスマスタはプロセッサのポーリ
ングが終了するまで待ち合わせる必要があり、重要な処
理があっても実行する方法がなかった。
【０００４】本発明はこのような状況に鑑みてなされた
もので、ポーリングが行われている場合でも他のバスマ
スタにバスを使用する機会を与えるようにしたものであ
る。
もので、ポーリングが行われている場合でも他のバスマ
スタにバスを使用する機会を与えるようにしたものであ
る。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、プロセッサからポーリング情報を受
け取ったＩ／Ｏは、その状態変化が完了する予定タイミ
ング信号を送出する完了予定情報信号送出手段を備える
ようにしたものである。
るために本発明は、プロセッサからポーリング情報を受
け取ったＩ／Ｏは、その状態変化が完了する予定タイミ
ング信号を送出する完了予定情報信号送出手段を備える
ようにしたものである。
【０００６】
【作用】ポーリングを受けたＩ／Ｏは状態変化完了予定
信号を発生するので、必要があればその状態変化完了時
点に割り込み処理などが行える。
信号を発生するので、必要があればその状態変化完了時
点に割り込み処理などが行える。
【０００７】
【実施例】図１は本発明の一実施例のシステムをブロッ
ク図で表したものである。図１において、１はプロセッ
サ、２および３はそれぞれのバスマスタ、５および６は
それぞれＩ／Ｏである。
ク図で表したものである。図１において、１はプロセッ
サ、２および３はそれぞれのバスマスタ、５および６は
それぞれＩ／Ｏである。
【０００８】４は割り込み制御装置であり、プロセッサ
１もしくはバスマスタ２または３とＩ／Ｏ５または６と
の割り込みのやり取りを制御する。１〜６で示すデバイ
ス間での制御信号、及びアドレスとデータの信号につい
ては、図２に示す。
１もしくはバスマスタ２または３とＩ／Ｏ５または６と
の割り込みのやり取りを制御する。１〜６で示すデバイ
ス間での制御信号、及びアドレスとデータの信号につい
ては、図２に示す。
【０００９】図２は図１に示すプロセッサ１と割り込み
制御装置４の動作を示したものである。図２において、
４１はプロセッサ１がポーリングを開始したことを示す
フラグをたてるポーリング検知回路、４２はプロセッサ
１がポーリング指示を受けたアクセス先のＩ／Ｏが状態
変化の完了する予定タイミング信号を送出する完了予定
情報信号送出回路である。なお、このデータは全てのＩ
／Ｏに関して管理されている。４３はＩ／Ｏ５、６から
割り込み信号ａが入力されることにより、Ｉ／Ｏ５、６
の割り込み状態を見ることができるセンスレジスタであ
る。
制御装置４の動作を示したものである。図２において、
４１はプロセッサ１がポーリングを開始したことを示す
フラグをたてるポーリング検知回路、４２はプロセッサ
１がポーリング指示を受けたアクセス先のＩ／Ｏが状態
変化の完了する予定タイミング信号を送出する完了予定
情報信号送出回路である。なお、このデータは全てのＩ
／Ｏに関して管理されている。４３はＩ／Ｏ５、６から
割り込み信号ａが入力されることにより、Ｉ／Ｏ５、６
の割り込み状態を見ることができるセンスレジスタであ
る。
【００１０】次に、図１および図２を用いて動作の説明
をする。プロセッサ１がＩ／Ｏ５に対してポーリングを
かけようとする場合、まず、プロセッサ１がバスを使用
していることを示すのバス使用信号ｂをアクティブ状態
にして、プロセッサ１が割り込み制御装置４のポーリン
グ検知回路４１に対して、ポーリングを開始することを
示すポーリング開始信号ｃを出力する。さらに連続し
て、プロセッサ１が割り込み制御装置４のセンスレジス
タ４３に対して、Ｉ／Ｏ５が状態変位を完了しているか
読みにいくためにアドレス信号ｄを出力する。これが１
度目のポーリングである。
をする。プロセッサ１がＩ／Ｏ５に対してポーリングを
かけようとする場合、まず、プロセッサ１がバスを使用
していることを示すのバス使用信号ｂをアクティブ状態
にして、プロセッサ１が割り込み制御装置４のポーリン
グ検知回路４１に対して、ポーリングを開始することを
示すポーリング開始信号ｃを出力する。さらに連続し
て、プロセッサ１が割り込み制御装置４のセンスレジス
タ４３に対して、Ｉ／Ｏ５が状態変位を完了しているか
読みにいくためにアドレス信号ｄを出力する。これが１
度目のポーリングである。
【００１１】次に、完了予定情報信号送出回路４２は、
そこにポーリング開始信号ｃが入力され、１度目のポー
リングがアドレス信号ｄとして入力されたことを認識す
ると、アドレス信号ｄよりプロセッサ１がＩ／Ｏ５、６
のどちらをアクセスしているかを確認する。そして、そ
のＩ／Ｏが残りどの位で状態変位が完了するかという予
定タイミング信号ｅをプロセッサ１に出力する。
そこにポーリング開始信号ｃが入力され、１度目のポー
リングがアドレス信号ｄとして入力されたことを認識す
ると、アドレス信号ｄよりプロセッサ１がＩ／Ｏ５、６
のどちらをアクセスしているかを確認する。そして、そ
のＩ／Ｏが残りどの位で状態変位が完了するかという予
定タイミング信号ｅをプロセッサ１に出力する。
【００１２】次にプロセッサ１が、アクセス先のＩ／Ｏ
５が残りどの位で状態変位が完了するかという予定タイ
ミング信号ｅをデータ信号ｆとして入力すると、プロセ
ッサ１がバスを使用していることを示すバス使用信号ｂ
をネゲートさせる。
５が残りどの位で状態変位が完了するかという予定タイ
ミング信号ｅをデータ信号ｆとして入力すると、プロセ
ッサ１がバスを使用していることを示すバス使用信号ｂ
をネゲートさせる。
【００１３】以上のように構成すると、割り込み制御装
置４の完了予定情報信号送出回路４２から与えられた期
間はバスを解放するため、他のバスマスタ２、３がバス
を使用することができる。すなわち、プロセッサが連続
してバスを占有する事がないので、必要に応じて他のバ
スマスタがバスを使用することができるようになる。
置４の完了予定情報信号送出回路４２から与えられた期
間はバスを解放するため、他のバスマスタ２、３がバス
を使用することができる。すなわち、プロセッサが連続
してバスを占有する事がないので、必要に応じて他のバ
スマスタがバスを使用することができるようになる。
【００１４】
【発明の効果】以上説明したように、本発明による情報
処理装置では、プロセッサが連続してポーリングを行う
場合でも、アクセスしているＩ／Ｏの状態変化が完了す
るタイミングでプロセッサをバスから開放するようにし
ているので、必要であればこのときに他のバスマスタが
割り込みを行うことができるという効果を有する。
処理装置では、プロセッサが連続してポーリングを行う
場合でも、アクセスしているＩ／Ｏの状態変化が完了す
るタイミングでプロセッサをバスから開放するようにし
ているので、必要であればこのときに他のバスマスタが
割り込みを行うことができるという効果を有する。
【図１】本発明の一実施例を示すブロック図
【図２】図１の装置の動作を示す図
【符号の説明】 １ プロセッサ ２、３ バスマスタ ４ 割り込み制御装置 ５、６ Ｉ／Ｏ
Claims (1)
- 【請求項１】 複数のバスマスタを有しプロセッサがポ
ーリングによってＩ／Ｏの状態変位を認知する情報処理
装置において、 前記プロセッサからポーリング情報を受け取った前記Ｉ
／Ｏはその状態変化が完了する予定タイミング信号を送
出する完了予定情報信号送出手段を備えたことを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10906292A JPH05282244A (ja) | 1992-04-03 | 1992-04-03 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10906292A JPH05282244A (ja) | 1992-04-03 | 1992-04-03 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282244A true JPH05282244A (ja) | 1993-10-29 |
Family
ID=14500636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10906292A Pending JPH05282244A (ja) | 1992-04-03 | 1992-04-03 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282244A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009285852A (ja) * | 2008-05-27 | 2009-12-10 | Ricoh Co Ltd | 画像形成装置及びその制御方法 |
| JP2016530653A (ja) * | 2013-09-09 | 2016-09-29 | クアルコム，インコーポレイテッド | 複数のマスタがシングルマスタバスアーキテクチャにおいて動作できるようにする方法および装置 |
| US9996488B2 (en) | 2013-09-09 | 2018-06-12 | Qualcomm Incorporated | I3C high data rate (HDR) always-on image sensor 8-bit operation indicator and buffer over threshold indicator |
| US10353837B2 (en) | 2013-09-09 | 2019-07-16 | Qualcomm Incorporated | Method and apparatus to enable multiple masters to operate in a single master bus architecture |
-
1992
- 1992-04-03 JP JP10906292A patent/JPH05282244A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009285852A (ja) * | 2008-05-27 | 2009-12-10 | Ricoh Co Ltd | 画像形成装置及びその制御方法 |
| JP2016530653A (ja) * | 2013-09-09 | 2016-09-29 | クアルコム，インコーポレイテッド | 複数のマスタがシングルマスタバスアーキテクチャにおいて動作できるようにする方法および装置 |
| US9996488B2 (en) | 2013-09-09 | 2018-06-12 | Qualcomm Incorporated | I3C high data rate (HDR) always-on image sensor 8-bit operation indicator and buffer over threshold indicator |
| US10353837B2 (en) | 2013-09-09 | 2019-07-16 | Qualcomm Incorporated | Method and apparatus to enable multiple masters to operate in a single master bus architecture |
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