JPH05282881A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05282881A JPH05282881A JP7729192A JP7729192A JPH05282881A JP H05282881 A JPH05282881 A JP H05282881A JP 7729192 A JP7729192 A JP 7729192A JP 7729192 A JP7729192 A JP 7729192A JP H05282881 A JPH05282881 A JP H05282881A
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- cell side
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Abstract
(57)【要約】
【構成】 Ｂ点のプル・アップ手段として可変電位設定
回路ＶＥ1 が接続されている。この回路ＶＥ1 は、トラ
ンジスタＴr6D ，Ｔr11 からなり、Ｔr6D ，Ｔr11 の駆
動能力の関係はＰb1＜Ｐb2となるように設定され、ダミ
ー側のプル・アップ駆動能力が二通りに可変できるよう
に構成されている。この二通りの駆動能力は、一つは従
来例と同じ駆動能力Ｐb1、もう一つは従来例の駆動能力
よりも若干強い駆動能力Ｐb2である。Ｔr6D ，Ｔr11 、
コントロール信号ＣＥを用いて通常モード、書込み／ベ
リファイモードで切替えられるよう設定される。 【効果】 十分な書込み量ないしは消去量により外乱に
よる電位変動を吸収し、正確な記憶内容の読出しが可能
となる。
回路ＶＥ1 が接続されている。この回路ＶＥ1 は、トラ
ンジスタＴr6D ，Ｔr11 からなり、Ｔr6D ，Ｔr11 の駆
動能力の関係はＰb1＜Ｐb2となるように設定され、ダミ
ー側のプル・アップ駆動能力が二通りに可変できるよう
に構成されている。この二通りの駆動能力は、一つは従
来例と同じ駆動能力Ｐb1、もう一つは従来例の駆動能力
よりも若干強い駆動能力Ｐb2である。Ｔr6D ，Ｔr11 、
コントロール信号ＣＥを用いて通常モード、書込み／ベ
リファイモードで切替えられるよう設定される。 【効果】 十分な書込み量ないしは消去量により外乱に
よる電位変動を吸収し、正確な記憶内容の読出しが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特に不
揮発性メモリの読出し方式に関するもので、特にＥＰＲ
ＯＭ(Electrical Programmable Read Only Memory)など
に使用されるものである。
揮発性メモリの読出し方式に関するもので、特にＥＰＲ
ＯＭ(Electrical Programmable Read Only Memory)など
に使用されるものである。
【０００２】
【従来の技術】近年、マイクロコンピュータの周辺記憶
装置として、また内蔵の記憶装置としてＥＰＲＯＭやＥ
ＥＰＲＯＭ(Electricaly Erasable and Programmable R
ead Only Memory)の開発が盛んに行われている。この背
景にはプログラムの制御の容易性からくる開発効率の向
上や電源遮断時のデータ保持などを有しており、今後、
益々開発が行われると予想される。これらＥＰＲＯＭな
どの不揮発性メモリへのプログラミングは、主にＰＲＯ
ＭライタやＣＰＵコントロールによるオン・ボード(On
Board)の方式が用いられて、フローティングゲートに電
子を注入することで書込みが行われ、書込んだデータが
確かに書込まれたか書込んだ直後に今書込んだセルを読
出し回路を通じて読出すことによって確認する（この読
出しをベリファイと呼ぶ）。
装置として、また内蔵の記憶装置としてＥＰＲＯＭやＥ
ＥＰＲＯＭ(Electricaly Erasable and Programmable R
ead Only Memory)の開発が盛んに行われている。この背
景にはプログラムの制御の容易性からくる開発効率の向
上や電源遮断時のデータ保持などを有しており、今後、
益々開発が行われると予想される。これらＥＰＲＯＭな
どの不揮発性メモリへのプログラミングは、主にＰＲＯ
ＭライタやＣＰＵコントロールによるオン・ボード(On
Board)の方式が用いられて、フローティングゲートに電
子を注入することで書込みが行われ、書込んだデータが
確かに書込まれたか書込んだ直後に今書込んだセルを読
出し回路を通じて読出すことによって確認する（この読
出しをベリファイと呼ぶ）。
【０００３】ＥＰＲＯＭの動作原理については公知なの
で特に詳細な説明は割愛するが、書込み時のタイミング
チャート、読出し回路の動作について多少説明する。
で特に詳細な説明は割愛するが、書込み時のタイミング
チャート、読出し回路の動作について多少説明する。
【０００４】図５に典型的なタイミングチャートを示
す。高電位端子ＶPPを高電位レベルに設定することによ
って書込み／ベリファイモードに設定する。また、アド
レスを与えてセルを選択し、書込みデータを供給する。
このとき、データ端子は通常Ｉ／Ｏ（双方向端子）とな
っており、信号ＯＥを“Ｈ”（論理「１」）にしてＩ／
Ｏを入力としておく。データが定まった後、ＰＧＭを
“Ｌ”（論理「０」）として書込み実施し、終了後、Ｏ
Ｅを“Ｌ”とし、データＩ／Ｏ端子が出力となり、デー
タが出力され、書込んだデータと一致すれば、書込み終
了となる。
す。高電位端子ＶPPを高電位レベルに設定することによ
って書込み／ベリファイモードに設定する。また、アド
レスを与えてセルを選択し、書込みデータを供給する。
このとき、データ端子は通常Ｉ／Ｏ（双方向端子）とな
っており、信号ＯＥを“Ｈ”（論理「１」）にしてＩ／
Ｏを入力としておく。データが定まった後、ＰＧＭを
“Ｌ”（論理「０」）として書込み実施し、終了後、Ｏ
Ｅを“Ｌ”とし、データＩ／Ｏ端子が出力となり、デー
タが出力され、書込んだデータと一致すれば、書込み終
了となる。
【０００５】読出し回路には通常センスアンプが用いら
れる。それは高速性を要求されるためであり、低速の場
合でも微小信号のセンス回路が必要である。
れる。それは高速性を要求されるためであり、低速の場
合でも微小信号のセンス回路が必要である。
【０００６】図６に差動型のセンスアンプ一般的な回路
例を示す。
例を示す。
【０００７】この図において、Ｔr61 は本体セルを構成
するフローティングゲート保有トランジスタ、Ｔr62 は
ダミーセルを構成するフローティングゲート保有トラン
ジスタ、ＳＡはダミーセルの状態を基準とし本体セルの
状態に応じて動作する差動型センスアンプである。この
センスアンプＳＡはトランジスタＴr63 〜Ｔr67 からな
り、トランジスタＴr63 ，Ｔr64 は入力差動対を形成
し、トランジスタＴr65，Ｔr66 はアクティブロードを
形成し、トランジスタＴr67 は定電流源回路を形成して
いる。
するフローティングゲート保有トランジスタ、Ｔr62 は
ダミーセルを構成するフローティングゲート保有トラン
ジスタ、ＳＡはダミーセルの状態を基準とし本体セルの
状態に応じて動作する差動型センスアンプである。この
センスアンプＳＡはトランジスタＴr63 〜Ｔr67 からな
り、トランジスタＴr63 ，Ｔr64 は入力差動対を形成
し、トランジスタＴr65，Ｔr66 はアクティブロードを
形成し、トランジスタＴr67 は定電流源回路を形成して
いる。
【０００８】本体セル・トランジスタＴr61 はデコーダ
・トランジスタＴr68 と列選択トランジスタＴr69 との
ソース・ドレインを直列に介してトランジスタＴr64 の
ゲートに接続されている。ダミーセル・トランジスタＴ
r62 はデコーダ・トランジスタＴr68 に対応するトラン
ジスタＴr6A と列選択トランジスタＴr69 に対応するト
ランジスタＴr6B とのソース・ドレインを直列に介して
トランジスタＴr63 のゲートに接続されている。
・トランジスタＴr68 と列選択トランジスタＴr69 との
ソース・ドレインを直列に介してトランジスタＴr64 の
ゲートに接続されている。ダミーセル・トランジスタＴ
r62 はデコーダ・トランジスタＴr68 に対応するトラン
ジスタＴr6A と列選択トランジスタＴr69 に対応するト
ランジスタＴr6B とのソース・ドレインを直列に介して
トランジスタＴr63 のゲートに接続されている。
【０００９】トランジスタＴr69 のドレインとトランジ
スタＴr64 のゲートとの接続点にはプル・アップ・トラ
ンジスタＴr6C が接続され、トランジスタＴr63 のゲー
トとトランジスタＴr6B のドレインとの接続点にはプル
・アップ・トランジスタＴr6D が接続されている。
スタＴr64 のゲートとの接続点にはプル・アップ・トラ
ンジスタＴr6C が接続され、トランジスタＴr63 のゲー
トとトランジスタＴr6B のドレインとの接続点にはプル
・アップ・トランジスタＴr6D が接続されている。
【００１０】ここで、ダミーセル・トランジスタＴr62
は本体セル・トランジスタＴr61 とまったく同一のセル
ではあるが書込みは行わない。したがって、常にオン状
態にある。
は本体セル・トランジスタＴr61 とまったく同一のセル
ではあるが書込みは行わない。したがって、常にオン状
態にある。
【００１１】ダミーセル・トランジスタＴr62 のドレイ
ンに接続されたトランジスタＴr6Aはダミーセル側の回
路がトランジスタＴr68 選択時の状態と同じ状態にする
ためのものである。
ンに接続されたトランジスタＴr6Aはダミーセル側の回
路がトランジスタＴr68 選択時の状態と同じ状態にする
ためのものである。
【００１２】プル・アップトランジスタＴr6C （駆動能
力Ｐa ），Ｔr6D （駆動能力Ｐb ）は本体側とダミー側
でプル・アップ駆動能力Ｐa ，Ｐb に差をつけ、ダミー
側を少しだけ強くなるように設定する。このときのＢ点
の電位Ｖb が読出し時の基準電位となる。
力Ｐa ），Ｔr6D （駆動能力Ｐb ）は本体側とダミー側
でプル・アップ駆動能力Ｐa ，Ｐb に差をつけ、ダミー
側を少しだけ強くなるように設定する。このときのＢ点
の電位Ｖb が読出し時の基準電位となる。
【００１３】そして、まず、本体セル・トランジスタＴ
r61 に論理“１”のデータが書込まれていない状態のと
きには、本体セル・トランジスタＴr61 とダミーセル・
トランジスタＴr62 の両方がオン状態となるが、上記駆
動能力Ｐa ，Ｐb の関係（Ｐa ＜Ｐb ）から電位Ｖa ，
Ｖb の関係はＶa ＜Ｖb となり、出力Ｑは“Ｌ”とな
る。
r61 に論理“１”のデータが書込まれていない状態のと
きには、本体セル・トランジスタＴr61 とダミーセル・
トランジスタＴr62 の両方がオン状態となるが、上記駆
動能力Ｐa ，Ｐb の関係（Ｐa ＜Ｐb ）から電位Ｖa ，
Ｖb の関係はＶa ＜Ｖb となり、出力Ｑは“Ｌ”とな
る。
【００１４】一方、本体セル・トランジスタＴr61 に論
理“１”のデータが書込まれた状態であれば、その出力
電位Ｖa は、本体セル・トランジスタＴr61 がオフ状態
でトランジスタＴr6C によりプル・アップされた電位Ｖ
a2、ダミー側の基準電位Ｖb2はダミーセル・トランジス
タＴr62 がオン状態となっているため、電流が引かれ、
Ｖa ＞Ｖb となり、出力Ｑは“Ｈ”となる。
理“１”のデータが書込まれた状態であれば、その出力
電位Ｖa は、本体セル・トランジスタＴr61 がオフ状態
でトランジスタＴr6C によりプル・アップされた電位Ｖ
a2、ダミー側の基準電位Ｖb2はダミーセル・トランジス
タＴr62 がオン状態となっているため、電流が引かれ、
Ｖa ＞Ｖb となり、出力Ｑは“Ｈ”となる。
【００１５】ここで、不揮発性メモリに論理“１”のデ
ータを書込む場合、上記ベリファイ動作を行いながら書
込むが、書込み直後、読出した際、Ａ点、Ｂ点の電位関
係が上記よりＶaw＜Ｖbwであれば書込まれておらず、Ｖ
aw＞Ｖbwであれば書込まれたこととなる。しかしなが
ら、書込まれたと判断された状態Ｖaw＞Ｖbwであっても
書込み量が不十分でＶaw>>Ｖbwでなければ次回読出した
際、何等かの外乱でＶaw＜Ｖbwとなり、書込み時とデー
タが異なってしまう。同様に消去の場合も消去直後、読
出した際、何等かの外乱でＶaw＜Ｖbwとなり、書込み時
とデータが異なってしまう。同様に、消去の場合も消去
直後読出した際、Ａ点、Ｂ点の電位関係が上記よりＶae
＜Ｖbeであっても消去量が不十分でＶae<<Ｖbeでなけれ
ば次回読出した際、何等かの外乱でＶae＞Ｖbeとなり、
消去されていないと判断されてしまう。
ータを書込む場合、上記ベリファイ動作を行いながら書
込むが、書込み直後、読出した際、Ａ点、Ｂ点の電位関
係が上記よりＶaw＜Ｖbwであれば書込まれておらず、Ｖ
aw＞Ｖbwであれば書込まれたこととなる。しかしなが
ら、書込まれたと判断された状態Ｖaw＞Ｖbwであっても
書込み量が不十分でＶaw>>Ｖbwでなければ次回読出した
際、何等かの外乱でＶaw＜Ｖbwとなり、書込み時とデー
タが異なってしまう。同様に消去の場合も消去直後、読
出した際、何等かの外乱でＶaw＜Ｖbwとなり、書込み時
とデータが異なってしまう。同様に、消去の場合も消去
直後読出した際、Ａ点、Ｂ点の電位関係が上記よりＶae
＜Ｖbeであっても消去量が不十分でＶae<<Ｖbeでなけれ
ば次回読出した際、何等かの外乱でＶae＞Ｖbeとなり、
消去されていないと判断されてしまう。
【００１６】
【発明が解決しようとする課題】このように従来のＥＰ
ＲＯＭにあっては、外乱の影響で記憶内容の読出し動作
において正確さが損なわれる場合があった。
ＲＯＭにあっては、外乱の影響で記憶内容の読出し動作
において正確さが損なわれる場合があった。
【００１７】本発明は以上のような問題点に鑑みてなさ
れたもので、読出し動作の際に外乱が発生した場合でも
記憶内容を正確に読出すことのできるＥＰＲＯＭを構成
する半導体記憶装置を提供することにある。
れたもので、読出し動作の際に外乱が発生した場合でも
記憶内容を正確に読出すことのできるＥＰＲＯＭを構成
する半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、本体セルの記憶内容をその本体セル側入力部とダミ
ーセル側入力部との電位差として検出するセンスアンプ
と、上記本体セル側入力部及びダミーセル側入力部に設
けられ、上記本体セルへの書込み・消去の少なくとも一
方のモードとこの本体セルからの読出しモードとで上記
本体セル側入力部及びダミーセル側入力部間の電位差設
定駆動能力を可変とした可変電位差設定回路とを備えて
いる。
は、本体セルの記憶内容をその本体セル側入力部とダミ
ーセル側入力部との電位差として検出するセンスアンプ
と、上記本体セル側入力部及びダミーセル側入力部に設
けられ、上記本体セルへの書込み・消去の少なくとも一
方のモードとこの本体セルからの読出しモードとで上記
本体セル側入力部及びダミーセル側入力部間の電位差設
定駆動能力を可変とした可変電位差設定回路とを備えて
いる。
【００１９】可変電位差設定回路は、本体セル側入力部
及びダミーセル側入力部のうち一方に接続された固定電
位設定回路と、上記本体セル側入力部及びダミーセル側
入力部のうち他方に接続された可変電位設定回路とから
形成される構成とすることができる。
及びダミーセル側入力部のうち一方に接続された固定電
位設定回路と、上記本体セル側入力部及びダミーセル側
入力部のうち他方に接続された可変電位設定回路とから
形成される構成とすることができる。
【００２０】また、可変電位差設定回路は、本体セル側
入力部に接続された第１の可変電位設定回路と、ダミー
セル側入力部にに接続された第２の可変電位設定回路と
から形成される構成とすることができる。
入力部に接続された第１の可変電位設定回路と、ダミー
セル側入力部にに接続された第２の可変電位設定回路と
から形成される構成とすることができる。
【００２１】可変電位設定回路は、読出しモードのとき
よりも書込みモードのときの方がダミーセル側入力部の
電位設定駆動能力に対する本体セル側入力部の電位設定
駆動能力差がより大きくなるように機能するように構成
することができる。
よりも書込みモードのときの方がダミーセル側入力部の
電位設定駆動能力に対する本体セル側入力部の電位設定
駆動能力差がより大きくなるように機能するように構成
することができる。
【００２２】また、可変電位設定回路は、読出しモード
のときよりも消去モードのときの方がダミーセル側入力
部の電位設定駆動能力に対する本体セル側入力部の電位
設定駆動能力差がより小さくなるように動作するように
構成することができる。
のときよりも消去モードのときの方がダミーセル側入力
部の電位設定駆動能力に対する本体セル側入力部の電位
設定駆動能力差がより小さくなるように動作するように
構成することができる。
【００２３】
【作用】本発明によれば、本体セルへの書込み・消去の
少なくとも一方のモードとこの本体セルからの読出しモ
ードとで上記本体セル側入力部及びダミーセル側入力部
間の電位差設定駆動能力を可変としたため、読出しモー
ドと書込み・消去モードとでセンスアンプの本体セル
側、ダミーセル側入力部間の相対的な電位設定駆動能力
差を変化させることにより、十分な書込み量ないしは消
去量を実現することができ、これにより外乱による電位
変動を吸収し、正確な記憶内容の読出しが可能となる。
少なくとも一方のモードとこの本体セルからの読出しモ
ードとで上記本体セル側入力部及びダミーセル側入力部
間の電位差設定駆動能力を可変としたため、読出しモー
ドと書込み・消去モードとでセンスアンプの本体セル
側、ダミーセル側入力部間の相対的な電位設定駆動能力
差を変化させることにより、十分な書込み量ないしは消
去量を実現することができ、これにより外乱による電位
変動を吸収し、正確な記憶内容の読出しが可能となる。
【００２４】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。なお、本発明の各実施例の回路は、図６
に示すものと同じ構成要素を有しているため、その同一
構成要素については図６と同一符号を付してその説明は
省略し、異なる部分についてのみ説明することとする。
つつ説明する。なお、本発明の各実施例の回路は、図６
に示すものと同じ構成要素を有しているため、その同一
構成要素については図６と同一符号を付してその説明は
省略し、異なる部分についてのみ説明することとする。
【００２５】図１は本発明の第１実施例に係る半導体記
憶装置の回路構成を示すものである。
憶装置の回路構成を示すものである。
【００２６】図１において、ここではＢ点のプル・アッ
プ手段として本発明の特徴部分を構成する可変電位設定
回路ＶＥ1 が接続されている。この可変電位設定回路Ｖ
Ｅ1は、図６に示すトランジスタＴr6D （駆動能力Ｐb
1）と、駆動能力の異なるトランジスタＴr11 （駆動能
力Ｐb2）とから構成されている。両トランジスタＴr6
D，Ｔr11 の駆動能力の関係はＰb1よりもＰb2が若干強
くなるように、つまりＰb1＜Ｐb2となるように設定され
ている。これにより、ダミー側のプル・アップ駆動能力
が二通りに可変できるように構成されている。
プ手段として本発明の特徴部分を構成する可変電位設定
回路ＶＥ1 が接続されている。この可変電位設定回路Ｖ
Ｅ1は、図６に示すトランジスタＴr6D （駆動能力Ｐb
1）と、駆動能力の異なるトランジスタＴr11 （駆動能
力Ｐb2）とから構成されている。両トランジスタＴr6
D，Ｔr11 の駆動能力の関係はＰb1よりもＰb2が若干強
くなるように、つまりＰb1＜Ｐb2となるように設定され
ている。これにより、ダミー側のプル・アップ駆動能力
が二通りに可変できるように構成されている。
【００２７】この二通りの駆動能力は、一つは従来例と
同じ駆動能力Ｐb1、もう一つは従来例の駆動能力よりも
若干強い駆動能力Ｐb2である。ダミー側プル・アップト
ランジスタＴr6D ，Ｔr11 、また本体セル側のプル・ア
ップトランジスタＴr6C は図５のタイミングチャートで
説明したコントロール信号ＣＥを用いて通常モード、書
込み／ベリファイモードで切替えられるよう設定され
る。
同じ駆動能力Ｐb1、もう一つは従来例の駆動能力よりも
若干強い駆動能力Ｐb2である。ダミー側プル・アップト
ランジスタＴr6D ，Ｔr11 、また本体セル側のプル・ア
ップトランジスタＴr6C は図５のタイミングチャートで
説明したコントロール信号ＣＥを用いて通常モード、書
込み／ベリファイモードで切替えられるよう設定され
る。
【００２８】まず、通常モードではＴr6D がオン状態、
トランジスタＴr11 がオフ状態となり、図６に示すもの
と同一の動作をする。一方、書込み／ベリファイモード
では、トランジスタＴr6D がオフ状態、トランジスタＴ
r11 がオン状態となる。
トランジスタＴr11 がオフ状態となり、図６に示すもの
と同一の動作をする。一方、書込み／ベリファイモード
では、トランジスタＴr6D がオフ状態、トランジスタＴ
r11 がオン状態となる。
【００２９】この回路を用いてＥＰＲＯＭへの書込み／
ベリファイを行った場合、Ａ点、Ｂ点の電位Ｖa ，Ｖb
電位関係がＶa ＞Ｖb なる関係で出力Ｑ点が“Ｈ”にな
って書込み終了となる。
ベリファイを行った場合、Ａ点、Ｂ点の電位Ｖa ，Ｖb
電位関係がＶa ＞Ｖb なる関係で出力Ｑ点が“Ｈ”にな
って書込み終了となる。
【００３０】その後、通常モードで読出す際は、コント
ロール信号ＣＥによって基準電位はトランジスタＴr6C
によって設定されているので、電位Ｖa ，Ｖbpb1の関係
はＶa ＞Ｖbpb1であるが、書込みを行う際、駆動能力関
係がＰa ＜Ｐb1＜Ｐb2なるトランジスタＴr11 を用いて
書込みを実施しているため、電位Ｖa ，Ｖb の関係はＶ
a ＞Ｖbpb2＞Ｖbpb1となり、従来例で実施した場合のＶ
a ＞Ｖb より少なくともＶbpb2−Ｖbpb1だけＡ点の電位
がＢ点よりも高く十分な書込みが行われる。よって、読
出し時において外乱を受けても、その書込み電位の高い
分だけ外乱の影響を受けることなく正確に記憶内容を読
出すことができることとなる。
ロール信号ＣＥによって基準電位はトランジスタＴr6C
によって設定されているので、電位Ｖa ，Ｖbpb1の関係
はＶa ＞Ｖbpb1であるが、書込みを行う際、駆動能力関
係がＰa ＜Ｐb1＜Ｐb2なるトランジスタＴr11 を用いて
書込みを実施しているため、電位Ｖa ，Ｖb の関係はＶ
a ＞Ｖbpb2＞Ｖbpb1となり、従来例で実施した場合のＶ
a ＞Ｖb より少なくともＶbpb2−Ｖbpb1だけＡ点の電位
がＢ点よりも高く十分な書込みが行われる。よって、読
出し時において外乱を受けても、その書込み電位の高い
分だけ外乱の影響を受けることなく正確に記憶内容を読
出すことができることとなる。
【００３１】また、このプル・アップトランジスタの追
加によるパターン面積の増加を招くこともなくメリット
のみが期待できる。
加によるパターン面積の増加を招くこともなくメリット
のみが期待できる。
【００３２】図２は本発明の第２実施例に係る半導体記
憶装置の回路構成を示すものである。
憶装置の回路構成を示すものである。
【００３３】この図において、ＶＥ2 は本実施例の可変
電位設定回路であり、この回路ＶＥ2 は、図６に示すト
ランジスタＴr6D （駆動能力Ｐb1）と、その駆動能力が
トランジスタＴr6D と異なるトランジスタＴr21 （駆動
能力Ｐb3）とから構成されている。駆動能力Ｐb1，Ｐb3
の関係はＰb3＜Ｐb1とされている。
電位設定回路であり、この回路ＶＥ2 は、図６に示すト
ランジスタＴr6D （駆動能力Ｐb1）と、その駆動能力が
トランジスタＴr6D と異なるトランジスタＴr21 （駆動
能力Ｐb3）とから構成されている。駆動能力Ｐb1，Ｐb3
の関係はＰb3＜Ｐb1とされている。
【００３４】ＥＥＰＲＯＭにおいて、Ａ点、Ｂ点の電位
関係は消去／ベリファイモードではＶa ＜Ｖbpb3、通常
モードではＶa ＜Ｖbpb1となるようにトランジスタＴr6
D ，Ｔr21 をオン・オフ制御する。
関係は消去／ベリファイモードではＶa ＜Ｖbpb3、通常
モードではＶa ＜Ｖbpb1となるようにトランジスタＴr6
D ，Ｔr21 をオン・オフ制御する。
【００３５】これにより、消去する際、駆動能力関係が
Ｐa ＜Ｐb3＜Ｐb1なるＰb3を用いて消去しているため、
Ｖa とＶbpb1との電位関係はＶa ＜Ｖbpb3＜Ｖbpb1とな
り、従来例で実施した場合のＶa ＜Ｖbpb1よりも少なく
ともＶbpb1−Ｖbpb3だけＡ点の電位がＢ点よりも低く十
分な消去が行われる。
Ｐa ＜Ｐb3＜Ｐb1なるＰb3を用いて消去しているため、
Ｖa とＶbpb1との電位関係はＶa ＜Ｖbpb3＜Ｖbpb1とな
り、従来例で実施した場合のＶa ＜Ｖbpb1よりも少なく
ともＶbpb1−Ｖbpb3だけＡ点の電位がＢ点よりも低く十
分な消去が行われる。
【００３６】図３は本発明の第３実施例に係る半導体記
憶装置の回路構成を示すものである。
憶装置の回路構成を示すものである。
【００３７】この図において、ＶＥ3 は本実施例の可変
電位設定回路であり、この回路ＶE3は上記第１、第２実
施例の回路ＶＥ1 ，ＶＥ2 を組合わせたものに相当し、
トランジスタＴr6D ，Ｔr11 ，Ｔr21 を有している。
電位設定回路であり、この回路ＶE3は上記第１、第２実
施例の回路ＶＥ1 ，ＶＥ2 を組合わせたものに相当し、
トランジスタＴr6D ，Ｔr11 ，Ｔr21 を有している。
【００３８】よって、これらトランジスタＴr6D ，Ｔr1
1 ，Ｔr21 の駆動能力の関係は、Ｐa ＜Ｐb3＜Ｐb1＜Ｐ
b2となるため、書込み、消去共に十分に行われることと
なる。
1 ，Ｔr21 の駆動能力の関係は、Ｐa ＜Ｐb3＜Ｐb1＜Ｐ
b2となるため、書込み、消去共に十分に行われることと
なる。
【００３９】図４は本発明の第４実施例に係る半導体記
憶装置の回路構成を示すものである。
憶装置の回路構成を示すものである。
【００４０】本実施例の特徴は、ダミー側、本体セル側
共に駆動能力が可変可能に構成した点にあり、ＶＥ41は
本体側に設けられた可変電位設定回路、ＶＥ42はダミー
側に設けられた可変電位設定回路である。
共に駆動能力が可変可能に構成した点にあり、ＶＥ41は
本体側に設けられた可変電位設定回路、ＶＥ42はダミー
側に設けられた可変電位設定回路である。
【００４１】これらの可変電位設定回路ＶＥ41，ＶＥ42
は、読出しモードのときよりも書込みモードのときの方
がダミーセル側入力部の電位設定駆動能力に対する本体
セル側入力部の電位設定駆動能力差がより大きくなるよ
うに動作するとともに、読出しモードのときよりも消去
モードのときの方がダミーセル側入力部の電位設定駆動
能力に対する本体セル側入力部の電位設定駆動能力差が
より小さくなるように動作するように構成される。
は、読出しモードのときよりも書込みモードのときの方
がダミーセル側入力部の電位設定駆動能力に対する本体
セル側入力部の電位設定駆動能力差がより大きくなるよ
うに動作するとともに、読出しモードのときよりも消去
モードのときの方がダミーセル側入力部の電位設定駆動
能力に対する本体セル側入力部の電位設定駆動能力差が
より小さくなるように動作するように構成される。
【００４２】よって、読出しモードを基準として考える
と、書込みモードのときには、可変電位設定回路ＶＥ41
はプル・アップ駆動能力を下げ、可変電位設定回路ＶＥ
42はプル・アップ駆動能力を上げる。
と、書込みモードのときには、可変電位設定回路ＶＥ41
はプル・アップ駆動能力を下げ、可変電位設定回路ＶＥ
42はプル・アップ駆動能力を上げる。
【００４３】また、同じく読出しモードを基準として考
えると、消去モードのときには、可変電位設定回路ＶＥ
41はプル・アップ駆動能力を上げ、可変電位設定回路Ｖ
Ｅ42はプル・アップ駆動能力を下げるように動作する。
えると、消去モードのときには、可変電位設定回路ＶＥ
41はプル・アップ駆動能力を上げ、可変電位設定回路Ｖ
Ｅ42はプル・アップ駆動能力を下げるように動作する。
【００４４】なお、上記実施例はいずれも差動型センス
アンプの例を示しているが本発明はそれ以外のセンスア
ンプにも適用できる。
アンプの例を示しているが本発明はそれ以外のセンスア
ンプにも適用できる。
【００４５】
【発明の効果】以上説明したように本発明によれば、本
体セルへの書込み・消去の少なくとも一方のモードとこ
の本体セルからの読出しモードとで上記本体セル側入力
部及びダミーセル側入力部間の電位差設定駆動能力を可
変としたため、読出しモードと書込み・消去モードとで
センスアンプの本体セル側、ダミーセル側入力部間の相
対的な電位設定駆動能力差を変化させることにより、十
分な書込み量ないしは消去量を実現することができ、こ
れにより外乱による電位変動を吸収し、正確な記憶内容
の読出しが可能となる。
体セルへの書込み・消去の少なくとも一方のモードとこ
の本体セルからの読出しモードとで上記本体セル側入力
部及びダミーセル側入力部間の電位差設定駆動能力を可
変としたため、読出しモードと書込み・消去モードとで
センスアンプの本体セル側、ダミーセル側入力部間の相
対的な電位設定駆動能力差を変化させることにより、十
分な書込み量ないしは消去量を実現することができ、こ
れにより外乱による電位変動を吸収し、正確な記憶内容
の読出しが可能となる。
【００４６】ＥＰＲＯＭ等の不揮発性メモリはプログラ
ム開発の容易性や電源遮断時のデータ保持等などの市場
ニーズで益々開発が盛んになることが予想されるが、従
来例ではＥＰＲＯＭセルに十分な書込みがされていない
がための誤動作、経年変化によるデータ変化が発生す
る。しかしながら、本発明を用いることにより、従来例
に対し駆動能力の異なったプル・アップトランジスタの
みの追加でこれら追加したプル・アップトランジスタを
書込みモード、通常モード、消去モードで使い分けるこ
とにより、従来例に比較し、十分な書込み、消去が可能
となり、十分な書込みがされていないがための誤動作、
経年変化によるデータ変化が防止できる。
ム開発の容易性や電源遮断時のデータ保持等などの市場
ニーズで益々開発が盛んになることが予想されるが、従
来例ではＥＰＲＯＭセルに十分な書込みがされていない
がための誤動作、経年変化によるデータ変化が発生す
る。しかしながら、本発明を用いることにより、従来例
に対し駆動能力の異なったプル・アップトランジスタの
みの追加でこれら追加したプル・アップトランジスタを
書込みモード、通常モード、消去モードで使い分けるこ
とにより、従来例に比較し、十分な書込み、消去が可能
となり、十分な書込みがされていないがための誤動作、
経年変化によるデータ変化が防止できる。
【図１】本発明の第１実施例に係るＥＰＲＯＭの回路
図。
図。
【図２】本発明の第２実施例に係るＥＰＲＯＭの回路
図。
図。
【図３】本発明の第３実施例に係るＥＰＲＯＭの回路
図。
図。
【図４】本発明の第４実施例に係るＥＰＲＯＭの回路
図。
図。
【図５】ＥＰＲＯＭの基本動作を図解するタイムチャー
ト。
ト。
【図６】従来のＥＰＲＯＭの回路図。
ＳＡ センスアンプ Ａ 本体セル側入力部 Ｂ ダミーセル側入力部 Ｑ 読出し出力 ＶＥ1 〜ＶＥ42 可変電位設定回路 Ｔr6C 本体セル側プル・アップ・トランジスタ Ｔr6D ，Ｔr11 ，Ｔr21 ダミーセル側プル・アップ・
トランジスタ Ｐa 本体セル側プル・アップ・トランジスタＴr6C の
駆動能力 Ｐb1 ダミーセル側プル・アップ・トランジスタＴr6D
の駆動能力 Ｐb2 ダミーセル側プル・アップ・トランジスタＴr11
の駆動能力 Ｐb3 ダミーセル側プル・アップ・トランジスタＴr21
の駆動能力
トランジスタ Ｐa 本体セル側プル・アップ・トランジスタＴr6C の
駆動能力 Ｐb1 ダミーセル側プル・アップ・トランジスタＴr6D
の駆動能力 Ｐb2 ダミーセル側プル・アップ・トランジスタＴr11
の駆動能力 Ｐb3 ダミーセル側プル・アップ・トランジスタＴr21
の駆動能力
Claims (5)
- 【請求項１】本体セルの記憶内容をその本体セル側入力
部とダミーセル側入力部との電位差として検出するセン
スアンプと、 前記本体セル側入力部及びダミーセル側入力部に設けら
れ、前記本体セルへの書込み・消去の少なくとも一方の
モードと該本体セルからの読出しモードとで前記本体セ
ル側入力部及びダミーセル側入力部間の電位差設定駆動
能力を可変とした可変電位差設定回路とを備えている半
導体記憶装置。 - 【請求項２】可変電位差設定回路は、 本体セル側入力部及びダミーセル側入力部のうち一方に
接続された固定電位設定回路と、 前記本体セル側入力部及びダミーセル側入力部のうち他
方に接続された可変電位設定回路とから形成されること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】可変電位差設定回路は、 本体セル側入力部に接続された第１の可変電位設定回路
と、 ダミーセル側入力部にに接続された第２の可変電位設定
回路とから形成されることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】可変電位設定回路は、 読出しモードのときよりも書込みモードのときの方がダ
ミーセル側入力部の電位設定駆動能力に対する本体セル
側入力部の電位設定駆動能力差がより大きくなるように
機能することを特徴とする請求項２及び請求項３のうち
いずれか１項記載の半導体記憶装置。 - 【請求項５】可変電位設定回路は、 読出しモードのときよりも消去モードのときの方がダミ
ーセル側入力部の電位設定駆動能力に対する本体セル側
入力部の電位設定駆動能力差がより小さくなるように動
作することを特徴とする請求項２及び請求項３のうちい
ずれか１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7729192A JPH05282881A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7729192A JPH05282881A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282881A true JPH05282881A (ja) | 1993-10-29 |
Family
ID=13629777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7729192A Pending JPH05282881A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282881A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| WO2001001420A1 (fr) * | 1999-06-24 | 2001-01-04 | Fujitsu Limited | Circuit de memoire non volatile |
| US7068542B2 (en) | 1995-02-27 | 2006-06-27 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7075825B2 (en) | 1991-02-08 | 2006-07-11 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| JP2011159355A (ja) * | 2010-02-01 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP2011171702A (ja) * | 2009-10-29 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9773787B2 (en) | 2015-11-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, electronic device, or method for driving the semiconductor device |
-
1992
- 1992-03-31 JP JP7729192A patent/JPH05282881A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075825B2 (en) | 1991-02-08 | 2006-07-11 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| US7068542B2 (en) | 1995-02-27 | 2006-06-27 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7286414B2 (en) | 1995-02-27 | 2007-10-23 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| WO2001001420A1 (fr) * | 1999-06-24 | 2001-01-04 | Fujitsu Limited | Circuit de memoire non volatile |
| US6434051B1 (en) | 1999-06-24 | 2002-08-13 | Fujitsu Limited | Non-volatile memory circuit |
| JP2011171702A (ja) * | 2009-10-29 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10490553B2 (en) | 2009-10-29 | 2019-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12543366B2 (en) | 2009-10-29 | 2026-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011159355A (ja) * | 2010-02-01 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US9773787B2 (en) | 2015-11-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, electronic device, or method for driving the semiconductor device |
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