JPH05282884A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05282884A JPH05282884A JP16809392A JP16809392A JPH05282884A JP H05282884 A JPH05282884 A JP H05282884A JP 16809392 A JP16809392 A JP 16809392A JP 16809392 A JP16809392 A JP 16809392A JP H05282884 A JPH05282884 A JP H05282884A
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- 239000000758 substrate Substances 0.000 claims description 7
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
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- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】消去動作時の消去レベルの制御性を向上させて
最適の消去レベルに設定でき、過剰消去を防止する。 【構成】ソース１に高電圧ＶS を印加すると共に、制御
ゲートＣＧにも所定のレベルの電圧ＶG を印加する。
最適の消去レベルに設定でき、過剰消去を防止する。 【構成】ソース１に高電圧ＶS を印加すると共に、制御
ゲートＣＧにも所定のレベルの電圧ＶG を印加する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み，消去が可能な浮遊ゲート
型のメモリトランジスタを配列した構成の不揮発性半導
体記憶装置に関する。
に関し、特に電気的に書込み，消去が可能な浮遊ゲート
型のメモリトランジスタを配列した構成の不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、電気的に書込み，消去が可能なメ
モリトランジスタを備えた不揮発性半導体記憶装置とし
ては、その書込み，消去にＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ型トンネル電流を用いる方式が一般的であった。し
かしながら、この方式では、その動作特性上書込み後の
メモリトランジスタがディプレッション状態になる為、
選択的な読出しを可能にする為には各ビット毎に選択ト
ランジスタを設ける必要があった。従って１ビットのメ
モリセルは選択トランジスタとメモリトランジスタとか
ら構成され、このためにセル面積が大きくなり、大容量
化の妨げになっていた。
モリトランジスタを備えた不揮発性半導体記憶装置とし
ては、その書込み，消去にＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ型トンネル電流を用いる方式が一般的であった。し
かしながら、この方式では、その動作特性上書込み後の
メモリトランジスタがディプレッション状態になる為、
選択的な読出しを可能にする為には各ビット毎に選択ト
ランジスタを設ける必要があった。従って１ビットのメ
モリセルは選択トランジスタとメモリトランジスタとか
ら構成され、このためにセル面積が大きくなり、大容量
化の妨げになっていた。
【０００３】これに対する一つの対応策として、Ｆｌａ
ｓｈ ＥＥＰＲＯＭが提案されている。
ｓｈ ＥＥＰＲＯＭが提案されている。
【０００４】これは従来のＥＥＰＯＲＭの様なバイト単
位の書換えは行なえず、一括消去型ではあるものの、紫
外線消去型ＥＰＲＯＭの様な大容量セルと「電気的消
去」とを結びつける手法として注目を集めている。
位の書換えは行なえず、一括消去型ではあるものの、紫
外線消去型ＥＰＲＯＭの様な大容量セルと「電気的消
去」とを結びつける手法として注目を集めている。
【０００５】図５（ａ）はこの様なＦｌａｓｈ ＥＥＰ
ＯＲＭの中で最もセル面積を小さく出来るセルフ・アラ
インド・ゲート型と呼ばれるメモリトランジスタの断面
図である。
ＯＲＭの中で最もセル面積を小さく出来るセルフ・アラ
インド・ゲート型と呼ばれるメモリトランジスタの断面
図である。
【０００６】この例のメモリトランジスタＭＴは、Ｐ型
の半導体基板１の表面近くにｎ+ 型のソース領域２とｎ
+ 型のドレイン領域３とを設け、ソース領域２とドレイ
ン領域３との半導体基板１上の一部に第１のゲート絶縁
膜４１を介して浮遊ゲート電極５を設け更にこの浮遊ゲ
ート電極５上に第２のゲート絶縁膜４２を介して制御ゲ
ート電極６が形成された構造となっている。浮遊ゲート
電極５と制御ゲート電極６とはチャネル長方向において
自己整合的に形成されている。
の半導体基板１の表面近くにｎ+ 型のソース領域２とｎ
+ 型のドレイン領域３とを設け、ソース領域２とドレイ
ン領域３との半導体基板１上の一部に第１のゲート絶縁
膜４１を介して浮遊ゲート電極５を設け更にこの浮遊ゲ
ート電極５上に第２のゲート絶縁膜４２を介して制御ゲ
ート電極６が形成された構造となっている。浮遊ゲート
電極５と制御ゲート電極６とはチャネル長方向において
自己整合的に形成されている。
【０００７】このメモリトランジスタＭＴの動作原理に
ついて簡単に説明する。
ついて簡単に説明する。
【０００８】書込み動作は通常の紫外線消去型ＥＰＲＯ
Ｍと同様に、ドレイン領域３，制御ゲート電極６に高電
圧を印加し、チャネル内のピンチオフ領域で発生したホ
ット・エレクトロンを浮遊ゲート電極５に注入するいわ
ゆるホット・エレクトロン注入法で行ない、メモリトラ
ンジスタＭＴの閾値電圧ＶTMを高くする。
Ｍと同様に、ドレイン領域３，制御ゲート電極６に高電
圧を印加し、チャネル内のピンチオフ領域で発生したホ
ット・エレクトロンを浮遊ゲート電極５に注入するいわ
ゆるホット・エレクトロン注入法で行ない、メモリトラ
ンジスタＭＴの閾値電圧ＶTMを高くする。
【０００９】消去動作は、図５（ｂ）に示す様に、制御
ゲートＣＧを接地した状態でソースＳに、電圧発生回路
（図示省略）からの高電圧ＶS を印加し、Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ型トンネル電流を用いて浮遊ゲート
電極５内の電子の放出を行なう。この時の高電圧ＶS の
印加時間とメモリトランジスタＭＴの時間関数としての
閾値電圧ＶTM（ｔ）との関係は、ＩＥＥＥ ＩＳＳＣＣ
８９ “ア ９０ｎｓ １００Ｋ イレーズ／プログ
ラム サイクル メガビット フラッシュメモリ（Ａ
９０ｎｓ １００Ｋ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ Ｃ
ｙｃｌｅ Ｍｅｇａｂｉｔ Ｆｌａｓｈ Ｍｅｍｏｌ
ｙ）”Ｖ．Ｋｙｎｅｔｔ ｅｔ．ａｌのＦＩＧＵＲＥ５
にも示されているが、図５（ｃ）の様になる。即ち、時
間ｔに対する閾値電圧ＶTMの変化（ＶTM（ｔ））は、初
期的には変化が大きく、或る点（以下「屈曲点ＴＰ」と
称す）から変化が非常に小さくなっている。
ゲートＣＧを接地した状態でソースＳに、電圧発生回路
（図示省略）からの高電圧ＶS を印加し、Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ型トンネル電流を用いて浮遊ゲート
電極５内の電子の放出を行なう。この時の高電圧ＶS の
印加時間とメモリトランジスタＭＴの時間関数としての
閾値電圧ＶTM（ｔ）との関係は、ＩＥＥＥ ＩＳＳＣＣ
８９ “ア ９０ｎｓ １００Ｋ イレーズ／プログ
ラム サイクル メガビット フラッシュメモリ（Ａ
９０ｎｓ １００Ｋ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ Ｃ
ｙｃｌｅ Ｍｅｇａｂｉｔ Ｆｌａｓｈ Ｍｅｍｏｌ
ｙ）”Ｖ．Ｋｙｎｅｔｔ ｅｔ．ａｌのＦＩＧＵＲＥ５
にも示されているが、図５（ｃ）の様になる。即ち、時
間ｔに対する閾値電圧ＶTMの変化（ＶTM（ｔ））は、初
期的には変化が大きく、或る点（以下「屈曲点ＴＰ」と
称す）から変化が非常に小さくなっている。
【００１０】この消去動作の時このメモリトランジスタ
ＭＴでは、従来のＥＥＰＲＯＭの様な選択ゲートが無い
為、「過剰消去」によりディプレッション状態に到るこ
とは許されず、浮遊ゲート電極５内に負電荷が残った状
態で消去動作を止める必要があった。即ち、図５（ｃ）
において、期間Ｔ４の範囲に設定する必要があった。
ＭＴでは、従来のＥＥＰＲＯＭの様な選択ゲートが無い
為、「過剰消去」によりディプレッション状態に到るこ
とは許されず、浮遊ゲート電極５内に負電荷が残った状
態で消去動作を止める必要があった。即ち、図５（ｃ）
において、期間Ｔ４の範囲に設定する必要があった。
【００１１】また、消去特性が、図６に示すように屈曲
点ＴＰが消去上限ＥＵより更に上にある場合には、「過
剰消去」に対する余裕はＴ６と大きいが、消去上限ＥＵ
に達するまでの時間、すなわち、消去が完了するまでの
時間がＴ５と非常に大きく、消去動作速度が遅くなる。
点ＴＰが消去上限ＥＵより更に上にある場合には、「過
剰消去」に対する余裕はＴ６と大きいが、消去上限ＥＵ
に達するまでの時間、すなわち、消去が完了するまでの
時間がＴ５と非常に大きく、消去動作速度が遅くなる。
【００１２】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、その消去動作における消去の制御性
が大きな問題となっていた。
導体記憶装置では、その消去動作における消去の制御性
が大きな問題となっていた。
【００１３】先に述べた様に、このメモリトランジスタ
ＭＴの内容を消去する際は原理的にディプレッション型
になる前に消去を停止する必要があるが、従来の消去動
作では現実的に更に早い段階で消去を停止する必要があ
った。この時に消去の下限を限定するのは、書込み時の
「ターン・オン現象」である。
ＭＴの内容を消去する際は原理的にディプレッション型
になる前に消去を停止する必要があるが、従来の消去動
作では現実的に更に早い段階で消去を停止する必要があ
った。この時に消去の下限を限定するのは、書込み時の
「ターン・オン現象」である。
【００１４】即ち、メモリセル・マトリクスを考えた場
合に、書込み時の同一ディジット線上の非選択メモリト
ランジスタの様に、ドレインに高電圧を印加しただけで
浮遊ゲートの電位が引上げられチャネルが導通してしま
うことがある。これが「ターン・オン現象」と呼ばれる
ものであるが、メモリセル・マトリクスを構成した状態
でこの現象が生じると、ターン・オン電流の為にディジ
ット線の電圧が低下してしまい書込みが十分行なえなく
なるという問題があった。
合に、書込み時の同一ディジット線上の非選択メモリト
ランジスタの様に、ドレインに高電圧を印加しただけで
浮遊ゲートの電位が引上げられチャネルが導通してしま
うことがある。これが「ターン・オン現象」と呼ばれる
ものであるが、メモリセル・マトリクスを構成した状態
でこの現象が生じると、ターン・オン電流の為にディジ
ット線の電圧が低下してしまい書込みが十分行なえなく
なるという問題があった。
【００１５】この「ターン・オン現象」を避ける為に
は、消去レベルをそれに十分なだけ高い値で止めなけれ
ばならない。しかし、この様に消去レベルの下限が高く
なっても、上限は読出し条件によって規定されている
為、「ターン・オン現象」の存在は結果として、消去レ
ベルの許容範囲を狭くする事につながっていた。
は、消去レベルをそれに十分なだけ高い値で止めなけれ
ばならない。しかし、この様に消去レベルの下限が高く
なっても、上限は読出し条件によって規定されている
為、「ターン・オン現象」の存在は結果として、消去レ
ベルの許容範囲を狭くする事につながっていた。
【００１６】最近のようにメモリの大容量化が進むと必
然的に消去レベルのばらつきが大きくなるにもかかわら
ず、１本のディジット線に接続されるメモリトランジス
タの数が増加する為、「ターン・オン現象」はより厳し
い制限を与えることになる。
然的に消去レベルのばらつきが大きくなるにもかかわら
ず、１本のディジット線に接続されるメモリトランジス
タの数が増加する為、「ターン・オン現象」はより厳し
い制限を与えることになる。
【００１７】この為、従来の不揮発性半導体記憶装置の
消去動作では、消去レベルの制御性が難しく動作面から
大容量化を妨げる要因になっていた。
消去動作では、消去レベルの制御性が難しく動作面から
大容量化を妨げる要因になっていた。
【００１８】また、屈曲点ＴＰが消去上限ＥＵより上に
ある場合には、消去上限ＥＵに達するまでの時間が長く
なり、消去動作速度が遅くなるという問題点があった。
ある場合には、消去上限ＥＵに達するまでの時間が長く
なり、消去動作速度が遅くなるという問題点があった。
【００１９】本発明の目的は、消去動作時の消去レベル
の制御性が向上して最適の消去レベルに設定でき、大容
量化が容易となると共に、屈曲点が消去上限の上にある
場合でも消去動作速度を上げることができる不揮発性半
導体記憶装置を提供することにある。
の制御性が向上して最適の消去レベルに設定でき、大容
量化が容易となると共に、屈曲点が消去上限の上にある
場合でも消去動作速度を上げることができる不揮発性半
導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、一導電型の半導体基板に形成された逆導電
型のソース領域及びドレイン領域と、これらソース領域
及びドレイン領域間の前記半導体基板上に第１のゲート
絶縁膜を介して形成された浮遊ゲート電極と、この浮遊
ゲート電極上に第２のゲート絶縁膜を介して形成された
制御ゲート電極とから成るメモリトランジスタを配列し
た不揮発性半導体記憶装置において、消去動作時に、前
記ソース領域に消去用電圧を印加するとともに、前記制
御ゲート電極にも所定のレベル所定の極性の電圧を印加
する電圧印加手段を設けて構成される。
記憶装置は、一導電型の半導体基板に形成された逆導電
型のソース領域及びドレイン領域と、これらソース領域
及びドレイン領域間の前記半導体基板上に第１のゲート
絶縁膜を介して形成された浮遊ゲート電極と、この浮遊
ゲート電極上に第２のゲート絶縁膜を介して形成された
制御ゲート電極とから成るメモリトランジスタを配列し
た不揮発性半導体記憶装置において、消去動作時に、前
記ソース領域に消去用電圧を印加するとともに、前記制
御ゲート電極にも所定のレベル所定の極性の電圧を印加
する電圧印加手段を設けて構成される。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２２】図１（ａ），（ｂ），（ｃ）はそれぞれ本
発明の第１の実施例のメモリトランジスタの断面図，そ
の消去動作時の回路図及び消去特性図である。
発明の第１の実施例のメモリトランジスタの断面図，そ
の消去動作時の回路図及び消去特性図である。
【００２３】このメモリトランジスタＭＴの構造は図５
（ａ）に示された従来の不揮発性半導体記憶装置のメモ
リトランジスタＭＴと同様である。
（ａ）に示された従来の不揮発性半導体記憶装置のメモ
リトランジスタＭＴと同様である。
【００２４】この実施例が図５（ｂ），（ｃ）に示され
た従来の不揮発性半導体記憶装置と相違する点は、メモ
リトランジスタＭＴのソースＳに従来例と同様に、電圧
発生回路からの高電圧ＶS を印加すると共に、制御ゲー
トＣＧにも電圧発生回路からの所定のレベルの電圧ＶG
を印加する電圧印加手段（一部図示省略）を設け、消去
特性を消去レベルが制御しやすいように変更した点にあ
る。
た従来の不揮発性半導体記憶装置と相違する点は、メモ
リトランジスタＭＴのソースＳに従来例と同様に、電圧
発生回路からの高電圧ＶS を印加すると共に、制御ゲー
トＣＧにも電圧発生回路からの所定のレベルの電圧ＶG
を印加する電圧印加手段（一部図示省略）を設け、消去
特性を消去レベルが制御しやすいように変更した点にあ
る。
【００２５】次にこの実施例のメモリトランジスタＭＴ
の動作について説明する。
の動作について説明する。
【００２６】まず、書込み動作については、従来例の同
様にドレイン領域３、制御ゲート電極６に高電圧ＶS を
印加し、チャネル内のピンチオフ領域で発生したホット
・エレクトロンを浮遊ゲート電極５に注入する。いわゆ
るホット・エレクトロン注入で行ない、メモリトランジ
スタの閾値電圧ＶTMを高くする。
様にドレイン領域３、制御ゲート電極６に高電圧ＶS を
印加し、チャネル内のピンチオフ領域で発生したホット
・エレクトロンを浮遊ゲート電極５に注入する。いわゆ
るホット・エレクトロン注入で行ない、メモリトランジ
スタの閾値電圧ＶTMを高くする。
【００２７】消去動作は、図１（ｂ）に示す様に、ソー
スＳに高電圧ＶS を印加し、かつ制御ゲートＣＧに所定
のレベルの電圧ＶG を印加する。この制御ゲートＣＧに
電圧ＶG を印加する事により、閾値電圧ＶTM（ｔ）はＶ
TM（ｔ）0 ＋α・ＶG となり、電圧ＶG の値により任意
に設定出来る（注：ＶTM（ｔ）0 はＶG ＝０Ｖの時の閾
値電圧ＶTM（ｔ）を示し、αはメモリトランジスタの構
造から決まる定数。またＶTM（ｔ），ＶTM（ｔ）0 は、
閾値電圧が時間の関数である事を示す）。
スＳに高電圧ＶS を印加し、かつ制御ゲートＣＧに所定
のレベルの電圧ＶG を印加する。この制御ゲートＣＧに
電圧ＶG を印加する事により、閾値電圧ＶTM（ｔ）はＶ
TM（ｔ）0 ＋α・ＶG となり、電圧ＶG の値により任意
に設定出来る（注：ＶTM（ｔ）0 はＶG ＝０Ｖの時の閾
値電圧ＶTM（ｔ）を示し、αはメモリトランジスタの構
造から決まる定数。またＶTM（ｔ），ＶTM（ｔ）0 は、
閾値電圧が時間の関数である事を示す）。
【００２８】消去動作での「過剰消去」に対する余裕の
程度は、閾値電圧ＶTM（ｔ）が消去上限ＥＵと消去下限
ＥＬとの間にある期間Ｔ１が長い程良く、消去動作の
「スピード」に対する余裕の程度は閾値電圧ＶTM（ｔ）
が消去上限ＥＵに達する迄の時間ｔが短い程良い。
程度は、閾値電圧ＶTM（ｔ）が消去上限ＥＵと消去下限
ＥＬとの間にある期間Ｔ１が長い程良く、消去動作の
「スピード」に対する余裕の程度は閾値電圧ＶTM（ｔ）
が消去上限ＥＵに達する迄の時間ｔが短い程良い。
【００２９】例えば、消去動作時に制御ゲートＣＧに印
加する電圧ＶG を最適に設定し、図１（ｃ）に示す様
に、閾値電圧ＶTM（ｔ）の屈曲点ＴＰを消去上限ＥＵ付
近に設定する事により「スピード」をほとんど犠牲にす
ること無く「過剰消去」に対して余裕を最大にする事が
出来る。具体的には、「過剰消去」に対する余裕は、従
来例では図５（ｃ）の期間Ｔ４であったものが、本発明
では図１（ｃ）の期間Ｔ１と非常に大きくなっており、
効果は絶大である。
加する電圧ＶG を最適に設定し、図１（ｃ）に示す様
に、閾値電圧ＶTM（ｔ）の屈曲点ＴＰを消去上限ＥＵ付
近に設定する事により「スピード」をほとんど犠牲にす
ること無く「過剰消去」に対して余裕を最大にする事が
出来る。具体的には、「過剰消去」に対する余裕は、従
来例では図５（ｃ）の期間Ｔ４であったものが、本発明
では図１（ｃ）の期間Ｔ１と非常に大きくなっており、
効果は絶大である。
【００３０】図２はこの実施例の各メモリトランジスタ
の内容の同時に消去するときの回路図である。
の内容の同時に消去するときの回路図である。
【００３１】このように、各メモリトランジスタＭＴ１
１，ＭＴ１２，ＭＴ２１，ＭＴ２２のソースＳに高電圧
ＶS を、制御ゲートＣＧに電圧ＶG を印加して消去す
る。
１，ＭＴ１２，ＭＴ２１，ＭＴ２２のソースＳに高電圧
ＶS を、制御ゲートＣＧに電圧ＶG を印加して消去す
る。
【００３２】図３は本発明の第２の実施例を示す回路図
である。
である。
【００３３】この実施例は、配列された複数のメモリト
ランジスタＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２の
所定の単位数（この実施例では２）のメモリトランジス
タ（ＭＴ１１，ＭＴ２１），（ＭＴ１２，ＭＴ２２）ご
との制御ゲートＣＧに、それぞれ対応する所定のレベル
の電圧ＶG １，ＶG ２を印加するようにしたものであ
る。
ランジスタＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２の
所定の単位数（この実施例では２）のメモリトランジス
タ（ＭＴ１１，ＭＴ２１），（ＭＴ１２，ＭＴ２２）ご
との制御ゲートＣＧに、それぞれ対応する所定のレベル
の電圧ＶG １，ＶG ２を印加するようにしたものであ
る。
【００３４】この様に、複数のメモリトランジスタを配
列したメモリセル・マトリスクスの場合には、全体とし
ての消去特性のばらつきが大きく「過剰消去」に対する
余裕が小さくなる傾向にあるが、本実施例では各組ごと
に制御ゲートＣＧに印加する電圧ＶG により消去特性を
最適な状態に出来る為、「過剰消去」に対する余裕を更
に大きく取る事が出来る。
列したメモリセル・マトリスクスの場合には、全体とし
ての消去特性のばらつきが大きく「過剰消去」に対する
余裕が小さくなる傾向にあるが、本実施例では各組ごと
に制御ゲートＣＧに印加する電圧ＶG により消去特性を
最適な状態に出来る為、「過剰消去」に対する余裕を更
に大きく取る事が出来る。
【００３５】図４（ａ），（ｂ）はそれぞれ本発明の第
３の実施例のメモリトランジスタの消去動作時の回路図
及び消去特性図である。
３の実施例のメモリトランジスタの消去動作時の回路図
及び消去特性図である。
【００３６】この実施例は、消去特性における屈曲点Ｔ
Ｐが、図６に示すように、消去上限ＥＵより更に上にあ
るメモリトランジスタＭＴに対して適用したものであ
る。
Ｐが、図６に示すように、消去上限ＥＵより更に上にあ
るメモリトランジスタＭＴに対して適用したものであ
る。
【００３７】この実施例においては、図４（ａ）に示す
ように、ソースＳに電圧ＶS を印加し、制御ゲートＣＧ
に或る一定の負電圧−ＶG を印加する。この結果、閾値
電圧ＶTM（ｔ）がＶTM（ｔ）O ＋α・（−ＶG ）となり
−ＶG の値を適正値に設定すると、図４（ｂ）に示すよ
うに最適な消去特性となる。即ち、「過剰消去」に対す
る余裕はＴ３と大きいままで消去上限ＥＵに達する迄の
時間、即ち消去が完了する迄の時間をＴ２と短く出来
る。この実施例は当然の事ながら、このメモリトランジ
スタＭＴを複数配列にした図２，図３に示されたメモリ
セル・マトリクスにも適用可能である。
ように、ソースＳに電圧ＶS を印加し、制御ゲートＣＧ
に或る一定の負電圧−ＶG を印加する。この結果、閾値
電圧ＶTM（ｔ）がＶTM（ｔ）O ＋α・（−ＶG ）となり
−ＶG の値を適正値に設定すると、図４（ｂ）に示すよ
うに最適な消去特性となる。即ち、「過剰消去」に対す
る余裕はＴ３と大きいままで消去上限ＥＵに達する迄の
時間、即ち消去が完了する迄の時間をＴ２と短く出来
る。この実施例は当然の事ながら、このメモリトランジ
スタＭＴを複数配列にした図２，図３に示されたメモリ
セル・マトリクスにも適用可能である。
【００３８】即ち、図２のメモリセル・マトリクスの場
合の消去動作はメモリトランジスタＭＴ１１，ＭＴ１
２，ＭＴ２１，ＭＴ２２のソースＳに高電圧ＶS を印加
し、これらメモリトランジスタの制御ゲートＣＧに或る
一定の電圧ＶG として負電圧（−ＶG ）を印加して行な
う。この時これらメモリトラジスタのドレインＤはフロ
ーティング状態である。この様に複数のメモリトランジ
スタＭＴを複数配列したメモリセル・マトリクスの場合
には全体としての消去特性のばらつきが大きく、消去速
度に対する余裕が小さくなる場合があるが、本発明では
制御ゲートＣＧに印加する負の電圧ＶG により消去特性
を最適な状態に出来る為、消去速度を速くする事が出来
る。
合の消去動作はメモリトランジスタＭＴ１１，ＭＴ１
２，ＭＴ２１，ＭＴ２２のソースＳに高電圧ＶS を印加
し、これらメモリトランジスタの制御ゲートＣＧに或る
一定の電圧ＶG として負電圧（−ＶG ）を印加して行な
う。この時これらメモリトラジスタのドレインＤはフロ
ーティング状態である。この様に複数のメモリトランジ
スタＭＴを複数配列したメモリセル・マトリクスの場合
には全体としての消去特性のばらつきが大きく、消去速
度に対する余裕が小さくなる場合があるが、本発明では
制御ゲートＣＧに印加する負の電圧ＶG により消去特性
を最適な状態に出来る為、消去速度を速くする事が出来
る。
【００３９】また、図３において、消去動作時に印加す
るゲート電圧ＶG をメモリトランジスタＭＴ１１，ＭＴ
２１の制御ゲートＣＧには負のＶG １、メモリトランジ
スタＭＴ２１，ＭＴ２２の制御ゲートＣＧには負のＶG
２の様に、消去特性がそれぞれ最適になる様にゲート電
圧ＶG を別々に印加する事も出来る。この様に、ゲート
電圧を分割して印加する事により、分割されたそれぞれ
のメモリトランジスタの最適化が行なえるので、メモリ
セル・マトリクス全体として消去特性改善効果が更に向
上する。
るゲート電圧ＶG をメモリトランジスタＭＴ１１，ＭＴ
２１の制御ゲートＣＧには負のＶG １、メモリトランジ
スタＭＴ２１，ＭＴ２２の制御ゲートＣＧには負のＶG
２の様に、消去特性がそれぞれ最適になる様にゲート電
圧ＶG を別々に印加する事も出来る。この様に、ゲート
電圧を分割して印加する事により、分割されたそれぞれ
のメモリトランジスタの最適化が行なえるので、メモリ
セル・マトリクス全体として消去特性改善効果が更に向
上する。
【００４０】
【発明の効果】以上説明したように本発明は、消去動作
時に、ソース領域に高電圧を印加するとともに、制御ゲ
ート電極にも所定のレベルの電圧を印加する構成とする
事により、消去動作での閾値電圧の時間に対する変化を
最適の状態に設定出来るので、消去レベルの制御性が向
上し、従って大容量化が容易になると云う効果を有す
る。
時に、ソース領域に高電圧を印加するとともに、制御ゲ
ート電極にも所定のレベルの電圧を印加する構成とする
事により、消去動作での閾値電圧の時間に対する変化を
最適の状態に設定出来るので、消去レベルの制御性が向
上し、従って大容量化が容易になると云う効果を有す
る。
【００４１】また、消去特性における屈曲点が消去上限
の上にある場合には、制御ゲート電極に負の電圧を印加
することにより、消去上限に達するまでの時間を短縮で
き、消去動作速度を速くすることができる効果を有す
る。
の上にある場合には、制御ゲート電極に負の電圧を印加
することにより、消去上限に達するまでの時間を短縮で
き、消去動作速度を速くすることができる効果を有す
る。
【図１】本発明の第１の実施例のメモリトランジスタの
断面図、その消去動作時の回路図及び消去特性図であ
る。
断面図、その消去動作時の回路図及び消去特性図であ
る。
【図２】本発明の第１の実施例の消去動作時の回路図で
ある。
ある。
【図３】本発明の第２の実施例の消去動作時の回路図で
ある。
ある。
【図４】本発明の第３の実施例のメモリトランジスタの
消去動作時の回路図及び消去特性図である。
消去動作時の回路図及び消去特性図である。
【図５】従来の不揮発性半導体記憶装置の第１の例のメ
モリトランジスタの断面図、その消去動作時の回路図及
び消去特性図である。
モリトランジスタの断面図、その消去動作時の回路図及
び消去特性図である。
【図６】従来の不揮発性半導体記憶素子の第２の例のメ
モリトランジスタの消去特性図である。
モリトランジスタの消去特性図である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ 絶縁膜 ５ 浮遊ゲート電極 ６ 制御ゲート電極 ４１，４２ ゲート絶縁膜 ＣＧ 制御ゲート Ｄ ドレイン ＦＧ 浮遊ゲート ＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２ メモリト
ランジスタ Ｓ ソース
ランジスタ Ｓ ソース
Claims (2)
- 【請求項１】 一導電型の半導体基板に形成された逆導
電型のソース領域及びドレイン領域と、これらソース領
域及びドレイン領域間の前記半導体基板上に第１のゲー
ト絶縁膜を介して形成された浮遊ゲート電極と、この浮
遊ゲート電極上に第２のゲート絶縁膜を介して形成され
た制御ゲート電極とから成るメモリトランジスタを配列
した不揮発性半導体記憶装置において、消去動作時に、
前記ソース領域に消去用電圧を印加するとともに、前記
制御ゲート電極にも所定のレベル所定の極性の電圧を印
加する電圧印加手段を設けたことを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】 電圧印加手段を、所定の単位数のメモリ
トランジスタごとに所定のレベル所定の極性の電圧を印
加する構成とした請求項１記載の不揮発性半導体記憶装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-186004 | 1991-07-25 | ||
| JP18600491 | 1991-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282884A true JPH05282884A (ja) | 1993-10-29 |
Family
ID=16180688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16809392A Withdrawn JPH05282884A (ja) | 1991-07-25 | 1992-06-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
-
1992
- 1992-06-26 JP JP16809392A patent/JPH05282884A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |