JPH05283520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283520A JPH05283520A JP7496492A JP7496492A JPH05283520A JP H05283520 A JPH05283520 A JP H05283520A JP 7496492 A JP7496492 A JP 7496492A JP 7496492 A JP7496492 A JP 7496492A JP H05283520 A JPH05283520 A JP H05283520A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】トレンチアイソレーション（溝埋込分離）にお
いて、チャネルストッパが溝の底面以外に拡がるのを防
ぐ。寄生容量を低減して、バイポーラＬＳＩの高速化を
図る。 【構成】Ｐ型シリコン基板１にＮ型埋込層２ａ、Ｎ型エ
ピタキシャル層３、酸化シリコン膜４、窒化シリコン膜
５を形成したのち、Ｐ型シリコン基板１に達する溝を形
成する。つぎに常圧ＣＶＤ酸化シリコン膜６を形成した
のち、イオン注入により、Ｐ型チャネルストッパ７を形
成する。つぎに常圧ＣＶＤ酸化シリコン膜６および表面
の酸化シリコン膜４ａをエッチングしたのち、熱酸化し
て酸化シリコン膜４ｂを形成する。つぎにポリシリコン
８を堆積し、エッチバック平坦化する。つぎに熱酸化し
て表面に酸化シリコン膜９を形成して、窒化シリコン膜
５を除去する。
いて、チャネルストッパが溝の底面以外に拡がるのを防
ぐ。寄生容量を低減して、バイポーラＬＳＩの高速化を
図る。 【構成】Ｐ型シリコン基板１にＮ型埋込層２ａ、Ｎ型エ
ピタキシャル層３、酸化シリコン膜４、窒化シリコン膜
５を形成したのち、Ｐ型シリコン基板１に達する溝を形
成する。つぎに常圧ＣＶＤ酸化シリコン膜６を形成した
のち、イオン注入により、Ｐ型チャネルストッパ７を形
成する。つぎに常圧ＣＶＤ酸化シリコン膜６および表面
の酸化シリコン膜４ａをエッチングしたのち、熱酸化し
て酸化シリコン膜４ｂを形成する。つぎにポリシリコン
８を堆積し、エッチバック平坦化する。つぎに熱酸化し
て表面に酸化シリコン膜９を形成して、窒化シリコン膜
５を除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にトレンチアイソレーション（溝埋込分離）の
形成方法に関するものである。
関し、特にトレンチアイソレーション（溝埋込分離）の
形成方法に関するものである。
【０００２】
【従来の技術】従来のトレンチアイソレーションについ
て、図３（ａ）および（ｂ）を参照して説明する。
て、図３（ａ）および（ｂ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、Ｐ型シ
リコン基板１にＮ型埋込層２ａを形成したのちＮ型エピ
タキシャル層３を成長する。つぎに酸化シリコン膜４、
窒化シリコン膜５、酸化シリコン膜４ｃを順次形成す
る。つぎにフォトレジスト（図示せず）をマスクとし
て、酸化シリコン膜４ｃ、窒化シリコン膜５、酸化シリ
コン膜４をエッチングする。つぎにフォトレジストを除
去したのち、酸化シリコン膜４ｃをマスクとしてシリコ
ンをエッチングしてＰ型シリコン基板１に達する溝（ト
レンチ）を形成する。つぎに熱酸化により溝表面に酸化
シリコン膜４ａを形成する。
リコン基板１にＮ型埋込層２ａを形成したのちＮ型エピ
タキシャル層３を成長する。つぎに酸化シリコン膜４、
窒化シリコン膜５、酸化シリコン膜４ｃを順次形成す
る。つぎにフォトレジスト（図示せず）をマスクとし
て、酸化シリコン膜４ｃ、窒化シリコン膜５、酸化シリ
コン膜４をエッチングする。つぎにフォトレジストを除
去したのち、酸化シリコン膜４ｃをマスクとしてシリコ
ンをエッチングしてＰ型シリコン基板１に達する溝（ト
レンチ）を形成する。つぎに熱酸化により溝表面に酸化
シリコン膜４ａを形成する。
【０００４】つぎに図３（ｂ）に示すように、酸化シリ
コン膜４ｃをマスクとしてボロンをイオン注入してＰ型
チャネルストッパ７を形成する。
コン膜４ｃをマスクとしてボロンをイオン注入してＰ型
チャネルストッパ７を形成する。
【０００５】
【発明が解決しようとする課題】従来のトンレンチアイ
ソレーションでは溝の底面だけでなく、側面にまでボロ
ンが拡がるのを避けることができなかった。溝の側面に
ＰＮ接合が形成されて、コレクタ−基板容量が大きくな
って、バイポーラトランジスタの性能を低下させる。
ソレーションでは溝の底面だけでなく、側面にまでボロ
ンが拡がるのを避けることができなかった。溝の側面に
ＰＮ接合が形成されて、コレクタ−基板容量が大きくな
って、バイポーラトランジスタの性能を低下させる。
【０００６】溝の側面が垂直に切り立っていれば、側面
にボロンが拡がらない代りに、あとの工程でポリシリコ
ンを埋め込むのが困難になり、“す”（空洞）が発生し
易くなる。
にボロンが拡がらない代りに、あとの工程でポリシリコ
ンを埋め込むのが困難になり、“す”（空洞）が発生し
易くなる。
【０００７】また溝の近傍にチャネルストッパと同じ導
電型の拡散層を形成するとき、溝から一定の間隔をとら
ないと、基板と導通してしまうという問題があった。
電型の拡散層を形成するとき、溝から一定の間隔をとら
ないと、基板と導通してしまうという問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に溝を形成する工程
と、常圧ＣＶＤ法によって前記溝の底面には薄く他の領
域には厚くなるように絶縁膜を堆積する工程と、前記絶
縁膜をマスクとしてイオン注入することにより、前記溝
の底面直下に不純物層を形成する工程とを含むものであ
る。
造方法は、半導体基板の一主面上に溝を形成する工程
と、常圧ＣＶＤ法によって前記溝の底面には薄く他の領
域には厚くなるように絶縁膜を堆積する工程と、前記絶
縁膜をマスクとしてイオン注入することにより、前記溝
の底面直下に不純物層を形成する工程とを含むものであ
る。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
および（ｂ）を参照して説明する。
および（ｂ）を参照して説明する。
【００１０】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１に深さ２〜３μｍのＮ型埋込層２ａを形成
したのち厚さ０．８〜１．５μｍのＮ型エピタキシャル
層３を成長する。つぎに厚さ３０〜６０ｎｍの酸化シリ
コン膜４、厚さ５０〜１５０ｎｍの窒化シリコン膜５、
厚さ、３００〜５００ｎｍの酸化シリコン膜（図示せ
ず）を順次形成する。つぎにフォトレジスト（図示せ
ず）をマスクとして、酸化シリコン膜（図示せず）、窒
化シリコン膜５、酸化シリコン膜４をエッチングする。
このとき開口の幅は１．２μｍとする。つぎにフォトレ
ジストを除去したのち、表面の酸化シリコン膜（図示せ
ず）をマスクとしてシリコンをエッチングしてＰ型シリ
コン基板１に達する溝（トレンチ）を形成する。つぎに
表面の酸化シリコン膜（図示せず）を除去したのち、熱
酸化により溝表面に酸化シリコン膜４ａを形成する。
リコン基板１に深さ２〜３μｍのＮ型埋込層２ａを形成
したのち厚さ０．８〜１．５μｍのＮ型エピタキシャル
層３を成長する。つぎに厚さ３０〜６０ｎｍの酸化シリ
コン膜４、厚さ５０〜１５０ｎｍの窒化シリコン膜５、
厚さ、３００〜５００ｎｍの酸化シリコン膜（図示せ
ず）を順次形成する。つぎにフォトレジスト（図示せ
ず）をマスクとして、酸化シリコン膜（図示せず）、窒
化シリコン膜５、酸化シリコン膜４をエッチングする。
このとき開口の幅は１．２μｍとする。つぎにフォトレ
ジストを除去したのち、表面の酸化シリコン膜（図示せ
ず）をマスクとしてシリコンをエッチングしてＰ型シリ
コン基板１に達する溝（トレンチ）を形成する。つぎに
表面の酸化シリコン膜（図示せず）を除去したのち、熱
酸化により溝表面に酸化シリコン膜４ａを形成する。
【００１１】つぎに常圧ＣＶＤ（化学気相成長）法によ
り酸化シリコン膜６を形成する。常圧では分子の平均自
由工程が小さいので、溝が深くなるにつれて側面および
底面に成長する膜厚が薄くなる。そのため、成長温度、
ガス流量、溝の開口幅および深さを選ぶことにより溝の
底面およびその近傍に成長する酸化シリコン膜を充分に
薄くすることができる。
り酸化シリコン膜６を形成する。常圧では分子の平均自
由工程が小さいので、溝が深くなるにつれて側面および
底面に成長する膜厚が薄くなる。そのため、成長温度、
ガス流量、溝の開口幅および深さを選ぶことにより溝の
底面およびその近傍に成長する酸化シリコン膜を充分に
薄くすることができる。
【００１２】つぎに常圧ＣＶＤ酸化シリコン膜６をマス
クとしてボロンを加速エネルギー５０〜７０ｋｅＶ、注
入量（ドース）５×１０13〜２×１０14ｃｍ-2イオン注
入してＰ型チャネルストッパ７を形成する。
クとしてボロンを加速エネルギー５０〜７０ｋｅＶ、注
入量（ドース）５×１０13〜２×１０14ｃｍ-2イオン注
入してＰ型チャネルストッパ７を形成する。
【００１３】つぎに図１（ｂ）に示すように、弗酸を用
いて常圧ＣＶＤ酸化シリコン膜６および溝の表面の酸化
シリコン膜４ａをウェットエッチングする。つぎに窒化
シリコン膜５をマスクとして熱酸化して、溝内部のみに
厚さ１００〜２００ｎｍの酸化シリコン膜４ｂを形成す
る。つぎに厚さ１．５〜２．０μｍのポリシリコン８を
堆積したのち、ＲＩＥ（反応性イオンエッチング）によ
りエッチバックして、溝の内部に埋め込まれたポリシリ
コン８のみを残す。
いて常圧ＣＶＤ酸化シリコン膜６および溝の表面の酸化
シリコン膜４ａをウェットエッチングする。つぎに窒化
シリコン膜５をマスクとして熱酸化して、溝内部のみに
厚さ１００〜２００ｎｍの酸化シリコン膜４ｂを形成す
る。つぎに厚さ１．５〜２．０μｍのポリシリコン８を
堆積したのち、ＲＩＥ（反応性イオンエッチング）によ
りエッチバックして、溝の内部に埋め込まれたポリシリ
コン８のみを残す。
【００１４】つぎに窒化シリコン膜５をマスクとして熱
酸化することにより、埋め込まれたポリシリコン８の表
面に厚さ１００〜２００ｎｍの酸化シリコン膜９を形成
する。最後に窒化シリコン膜５を除去して、トレンチア
イソレーションが完成する。
酸化することにより、埋め込まれたポリシリコン８の表
面に厚さ１００〜２００ｎｍの酸化シリコン膜９を形成
する。最後に窒化シリコン膜５を除去して、トレンチア
イソレーションが完成する。
【００１５】つぎに本発明の第２の実施例として、バイ
ポーラトランジスタとＭＯＳＦＥＴとが混在した半導体
集積回路について、図２を参照して説明する。
ポーラトランジスタとＭＯＳＦＥＴとが混在した半導体
集積回路について、図２を参照して説明する。
【００１６】Ｐ型シリコン基板１上にＮ型埋込層２ａお
よびＰ型埋込層２ｂを形成したのち、Ｎ型エピタキシャ
ル層（図示せず）を成長する。つぎにＮ型埋込層２ａの
上のエピタキシャル層にＮウェル３ａを、Ｐ型埋込層２
ｂの上のエピタキシャル層にＰウェル３ｂを形成する。
つぎにＮウェル３ａとＰウェル３ｂとの接触部に溝を形
成する。そのあと第１の実施例と同様にして、溝の底面
のみにＰ型チャネルストッパ７を形成し、ゲート酸化膜
となる酸化シリコン膜４上にゲート電極１０を形成して
から、Ｐ型ソース・ドレイン１１を形成する。
よびＰ型埋込層２ｂを形成したのち、Ｎ型エピタキシャ
ル層（図示せず）を成長する。つぎにＮ型埋込層２ａの
上のエピタキシャル層にＮウェル３ａを、Ｐ型埋込層２
ｂの上のエピタキシャル層にＰウェル３ｂを形成する。
つぎにＮウェル３ａとＰウェル３ｂとの接触部に溝を形
成する。そのあと第１の実施例と同様にして、溝の底面
のみにＰ型チャネルストッパ７を形成し、ゲート酸化膜
となる酸化シリコン膜４上にゲート電極１０を形成して
から、Ｐ型ソース・ドレイン１１を形成する。
【００１７】本実施例ではＰ型ソース・ドレイン１１が
溝とぶつかってもＰ型シリコン基板１と導通しない。Ｐ
型ソース・ドレイン１１と溝との間にマージン（余裕）
を設ける必要がなくなって、ＭＯＳＦＥＴのサイズを縮
小することができる。
溝とぶつかってもＰ型シリコン基板１と導通しない。Ｐ
型ソース・ドレイン１１と溝との間にマージン（余裕）
を設ける必要がなくなって、ＭＯＳＦＥＴのサイズを縮
小することができる。
【００１８】
【発明の効果】溝の側面に不純物が導入されないので、
溝の側面にＰＮ接合が形成されない。そのためバイポー
ラＬＳＩの動作速度を遅らせるコレクタ−コレクタ容量
およびコレクタ−基板容量を大幅に低減することができ
た。
溝の側面にＰＮ接合が形成されない。そのためバイポー
ラＬＳＩの動作速度を遅らせるコレクタ−コレクタ容量
およびコレクタ−基板容量を大幅に低減することができ
た。
【００１９】基本トランジスタサイズ７μｍ×５μｍ、
Ｎ型エピタキシャル層の厚さが１．０μｍ、Ｎ型埋込層
の厚さが２．０μｍ、溝の深さが５．０μｍ、Ｐ型シリ
コン基板の比抵抗が１０Ωのとき、従来の約２０ｆＦ
が、本発明では半分に減った。リングオシレータの周波
数は約１０％向上した。
Ｎ型エピタキシャル層の厚さが１．０μｍ、Ｎ型埋込層
の厚さが２．０μｍ、溝の深さが５．０μｍ、Ｐ型シリ
コン基板の比抵抗が１０Ωのとき、従来の約２０ｆＦ
が、本発明では半分に減った。リングオシレータの周波
数は約１０％向上した。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来のトレンチアイソレーションの形成方法を
示す断面図である。
示す断面図である。
１ Ｐ型シリコン基板 ２ａ Ｎ型埋込層 ２ｂ Ｐ型埋込層 ３ Ｎ型エピタキシャル層 ３ａ Ｎウェル ３ｂ Ｐウェル ４，４ａ，４ｂ，４ｃ 酸化シリコン膜 ５ 窒化シリコン膜 ６ 常圧ＣＶＤ酸化シリコン膜 ７ Ｐ型チャネルストッパ ８ ポリシリコン ９ 酸化シリコン膜 １０ ゲート電極 １１ Ｐ型ソース・ドレイン
Claims (3)
- 【請求項１】 半導体基板の一主面上に溝を形成する工
程と、常圧ＣＶＤ法によって前記溝の底面には薄く他の
領域には厚くなるように絶縁膜を堆積する工程と、前記
絶縁膜をマスクとしてイオン注入することにより、前記
溝の底面直下に不純物層を形成する工程とを含む半導体
装置の製造方法。 - 【請求項２】 Ｐ型シリコン基板の一主面上にＮ型埋込
層を形成したのち、Ｎ型エピタキシャル層を成長する工
程と、前記Ｎ型エピタキシャル層および前記Ｎ型埋込層
を貫通して前記Ｐ型シリコン基板に達する溝を形成する
工程と、常圧ＣＶＤ法によって前記溝の底面には薄く他
の領域には厚くなるように絶縁膜を堆積する工程と、前
記絶縁膜をマスクとしてイオン注入することにより、前
記溝の底面直下に不純物層を形成する工程とを含む半導
体装置の製造方法。 - 【請求項３】 Ｐ型シリコン基板の一主面上の一部にＮ
型埋込層およびＰ型埋込層を形成したのち、Ｎ型エピタ
キシャル層を成長する工程と、前記Ｎ型埋込層上の前記
Ｎ型エピタキシャル層にはＮウェルを形成し、前記Ｐ型
埋込層上の前記Ｎ型エピタキシャル層にはＰウェルを形
成する工程と、前記Ｎウェルと前記Ｐウェルとの分離領
域に前記Ｐ型シリコン基板に達する溝を形成する工程
と、常圧ＣＶＤ法によって前記溝の底面には薄く他の領
域には厚くなるように絶縁膜を堆積する工程と、前記絶
縁膜をマスクとしてイオン注入することにより、前記溝
の底面直下に不純物層を形成する工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7496492A JPH05283520A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7496492A JPH05283520A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283520A true JPH05283520A (ja) | 1993-10-29 |
Family
ID=13562500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7496492A Pending JPH05283520A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283520A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
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| US7491614B2 (en) | 2005-01-13 | 2009-02-17 | International Business Machines Corporation | Methods for forming channel stop for deep trench isolation prior to deep trench etch |
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| WO2020209107A1 (ja) * | 2019-04-12 | 2020-10-15 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置 |
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-
1992
- 1992-03-31 JP JP7496492A patent/JPH05283520A/ja active Pending
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