JPH05283638A - ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 - Google Patents
ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法Info
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- JPH05283638A JPH05283638A JP4347592A JP34759292A JPH05283638A JP H05283638 A JPH05283638 A JP H05283638A JP 4347592 A JP4347592 A JP 4347592A JP 34759292 A JP34759292 A JP 34759292A JP H05283638 A JPH05283638 A JP H05283638A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 二重ウェル構造を有する高密度基板プレート
・トレンチ（ＳＰＴ）ＤＲＡＭセル・メモリ・デバイス
及びその製造方法を提供すること。 【構成】 深いトレンチ・キャパシタに隣接して埋設ウ
ェル領域（３２）を形成し、それによってＤＲＡＭ伝達
ＦＥＴ（１４）の基板領域（１２）が半導体基板上の他
のＦＥＴから電気的に分離できるようにする。埋設領域
は、深いトレンチ（２２）の壁面と交差するように、イ
オン注入と拡散によって部分的に形成する。
・トレンチ（ＳＰＴ）ＤＲＡＭセル・メモリ・デバイス
及びその製造方法を提供すること。 【構成】 深いトレンチ・キャパシタに隣接して埋設ウ
ェル領域（３２）を形成し、それによってＤＲＡＭ伝達
ＦＥＴ（１４）の基板領域（１２）が半導体基板上の他
のＦＥＴから電気的に分離できるようにする。埋設領域
は、深いトレンチ（２２）の壁面と交差するように、イ
オン注入と拡散によって部分的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ・デバイス
に関し、より詳しくは高密度ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）セル、及びサブミクロン
技術によるその製造方法に関する。
に関し、より詳しくは高密度ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）セル、及びサブミクロン
技術によるその製造方法に関する。
【０００２】
【従来の技術】半導体デバイス製造技術の設計者達は、
コスト及び性能面で競争力を維持するために実効デバイ
ス密度を高めることを絶えず迫られてきた。その結果、
ＶＬＳＩ及びＵＬＳＩ技術は、構造寸法上１ミクロン未
満の領域に入り、今やフィーチャ寸法がディープ・サブ
ミクロン・レベルの技術の開発に取り組んでいる。近い
将来、半導体デバイス設計向けの従来型の２次元設計手
法において、原子の物理的絶対限界に達するはずであ
る。従来から、ＤＲＡＭ設計者は、ＤＲＡＭの各世代毎
にフィーチャ寸法の解像度限界を押し上げることによっ
て技術を前進させるという最も厳しい課題に直面してき
た。たとえば、６４キロビットＤＲＡＭの設計者達は、
製造原料及び稼働環境中に本来的に存在する自然に発生
する原子粒子放射線の存在下で、データ信号の確実な検
出を可能にするために必要な最小荷電容量のために、平
面型セル・レイアウトによる記憶キャパシタの荷電容量
の現実的物理限界に既に到達していることを知って当惑
した。約５０フェムトファラッド程度の記憶キャパシタ
が、物理的限界であると考えられていた。実用的見地か
ら見ると、この制限が、１９８０年代早期に始まったＤ
ＲＡＭ寸法及び電圧の縮小の継続を妨げていた。ＤＲＡ
Ｍ記憶キャパシタが利用できる半導体基板の表面積の縮
小が厳しく制限されてきた。信頼できるキャパシタ誘電
材料の厚さが減少したために、既存の１メガビット（１
Ｍｂ）ＤＲＡＭ技術では、引き続き平面型２次元デバイ
ス及び回路設計が自由に使用できる。４メガビットＤＲ
ＡＭ以降、３次元設計が利用され始め、簡単な単一デバ
イス／キャパシタ型メモリ・セルが、縦型キャパシタを
形成するように変更されるに至っている。このような設
計では、半導体表面に形成されたトレンチ内にキャパシ
タが形成されてきた。さらに高密度の設計では、伝達装
置の上にキャパシタのプレートを積み重ねるなど、他の
形の３次元キャパシタが提案されている。しかし、こう
した設計は、必要なワード・アクセス線及びデータ・ビ
ット線からＤＲＡＭメモリ・セルへの相互接続を形成す
る際に難点がある。伝達装置及びそれに関連するキャパ
シタを共に、好ましくは最小フィーチャ寸法のトレンチ
内に形成する、別の設計も提案されている。現在の所、
加工上の困難が克服できないため、この設計は製品製造
工程用として実用的ではない。
コスト及び性能面で競争力を維持するために実効デバイ
ス密度を高めることを絶えず迫られてきた。その結果、
ＶＬＳＩ及びＵＬＳＩ技術は、構造寸法上１ミクロン未
満の領域に入り、今やフィーチャ寸法がディープ・サブ
ミクロン・レベルの技術の開発に取り組んでいる。近い
将来、半導体デバイス設計向けの従来型の２次元設計手
法において、原子の物理的絶対限界に達するはずであ
る。従来から、ＤＲＡＭ設計者は、ＤＲＡＭの各世代毎
にフィーチャ寸法の解像度限界を押し上げることによっ
て技術を前進させるという最も厳しい課題に直面してき
た。たとえば、６４キロビットＤＲＡＭの設計者達は、
製造原料及び稼働環境中に本来的に存在する自然に発生
する原子粒子放射線の存在下で、データ信号の確実な検
出を可能にするために必要な最小荷電容量のために、平
面型セル・レイアウトによる記憶キャパシタの荷電容量
の現実的物理限界に既に到達していることを知って当惑
した。約５０フェムトファラッド程度の記憶キャパシタ
が、物理的限界であると考えられていた。実用的見地か
ら見ると、この制限が、１９８０年代早期に始まったＤ
ＲＡＭ寸法及び電圧の縮小の継続を妨げていた。ＤＲＡ
Ｍ記憶キャパシタが利用できる半導体基板の表面積の縮
小が厳しく制限されてきた。信頼できるキャパシタ誘電
材料の厚さが減少したために、既存の１メガビット（１
Ｍｂ）ＤＲＡＭ技術では、引き続き平面型２次元デバイ
ス及び回路設計が自由に使用できる。４メガビットＤＲ
ＡＭ以降、３次元設計が利用され始め、簡単な単一デバ
イス／キャパシタ型メモリ・セルが、縦型キャパシタを
形成するように変更されるに至っている。このような設
計では、半導体表面に形成されたトレンチ内にキャパシ
タが形成されてきた。さらに高密度の設計では、伝達装
置の上にキャパシタのプレートを積み重ねるなど、他の
形の３次元キャパシタが提案されている。しかし、こう
した設計は、必要なワード・アクセス線及びデータ・ビ
ット線からＤＲＡＭメモリ・セルへの相互接続を形成す
る際に難点がある。伝達装置及びそれに関連するキャパ
シタを共に、好ましくは最小フィーチャ寸法のトレンチ
内に形成する、別の設計も提案されている。現在の所、
加工上の困難が克服できないため、この設計は製品製造
工程用として実用的ではない。
【０００３】１６メガバイト以上のＤＲＡＭセル設計に
関する多数の提案は、トレンチ・セル技術の開発継続を
避けてきた。トレンチ型キャパシタ構造中に電荷漏洩機
構が存在することが知られているからである。この漏洩
機構がわかってくるにつれて、トレンチ型ＤＲＡＭセル
設計の拡張版が１６メガバイト設計で使用され成功を収
めてきた。
関する多数の提案は、トレンチ・セル技術の開発継続を
避けてきた。トレンチ型キャパシタ構造中に電荷漏洩機
構が存在することが知られているからである。この漏洩
機構がわかってくるにつれて、トレンチ型ＤＲＡＭセル
設計の拡張版が１６メガバイト設計で使用され成功を収
めてきた。
【０００４】下記の参照文献に、ＤＲＡＭ及びその他の
半導体技術で使用される従来技術の様々な態様が記載さ
れている。
半導体技術で使用される従来技術の様々な態様が記載さ
れている。
【０００５】Ｐ．チャッテルジー（Chatterjee）他の論
文"Trench and Compact Structuresfor DRAMs", Intern
ational Electron Devices Meeting 1986, Technical D
igest paper 6.1, pp.128〜131は、基板プレート・トレ
ンチ（ＳＰＴ）セルを含む１６メガバイトＤＲＡＭ設計
に至るまでのトレンチ・セル設計の変遷を記述してい
る。ＳＰＴセルについては、本出願人に譲渡された１９
８７年８月１８日発行のルー（Lu）他の米国特許第４６
８８０６３号明細書により詳しく記載されている。基板
の深いトレンチ内に各セルの記憶ノードが形成される。
本出願人に譲渡された１９８９年１月３１日発行のケニ
ー（Kenney）の米国特許第４８０１９８８号明細書は、
ＤＲＡＭセルのパッキング密度を高めるため、トレンチ
内に厚い絶縁領域を形成した、改良型ＳＰＴセルを記載
している。著者不明の論文"CMOSSemiconductor Memory
Structural Modification to Allow Increased Memory
Charge"、ＩＢＭテクニカル・ディスクロージャ・ブル
テン、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１６２〜５
（１９８９年４月）は、プレート基準電圧を最適のＶｄ
ｄ／２ボルトに個別にバイアスさせるために、支持装置
の下に埋設領域を設けることにより、ＳＴＰセルの基板
プレートを支持装置から分離する方法を教示している。
文"Trench and Compact Structuresfor DRAMs", Intern
ational Electron Devices Meeting 1986, Technical D
igest paper 6.1, pp.128〜131は、基板プレート・トレ
ンチ（ＳＰＴ）セルを含む１６メガバイトＤＲＡＭ設計
に至るまでのトレンチ・セル設計の変遷を記述してい
る。ＳＰＴセルについては、本出願人に譲渡された１９
８７年８月１８日発行のルー（Lu）他の米国特許第４６
８８０６３号明細書により詳しく記載されている。基板
の深いトレンチ内に各セルの記憶ノードが形成される。
本出願人に譲渡された１９８９年１月３１日発行のケニ
ー（Kenney）の米国特許第４８０１９８８号明細書は、
ＤＲＡＭセルのパッキング密度を高めるため、トレンチ
内に厚い絶縁領域を形成した、改良型ＳＰＴセルを記載
している。著者不明の論文"CMOSSemiconductor Memory
Structural Modification to Allow Increased Memory
Charge"、ＩＢＭテクニカル・ディスクロージャ・ブル
テン、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１６２〜５
（１９８９年４月）は、プレート基準電圧を最適のＶｄ
ｄ／２ボルトに個別にバイアスさせるために、支持装置
の下に埋設領域を設けることにより、ＳＴＰセルの基板
プレートを支持装置から分離する方法を教示している。
【０００６】１９９０年３月２７日発行のトマセッティ
（Tomassetti）の米国特許第４９１２０５４号明細書
は、バイポーラ・デバイス技術でよく見られる様々なエ
ピタキシアル層を使ってバイポーラＣＭＯＳ回路デバイ
スを分離する方法を記載している。フジイ他の論文"A 4
5-ns 16-Mbit DRAM with Triple-Well Structure", IEE
E Journal of Solid-State Circuits, Vol.24, No.5, p
p.1170〜1175（1989年10月）は、表面注入型Ｐウェル内
にトレンチＤＲＡＭセルのアレイをそっくり形成すると
いう、様々なタイプの機能デバイスを分離する技法を記
載している。
（Tomassetti）の米国特許第４９１２０５４号明細書
は、バイポーラ・デバイス技術でよく見られる様々なエ
ピタキシアル層を使ってバイポーラＣＭＯＳ回路デバイ
スを分離する方法を記載している。フジイ他の論文"A 4
5-ns 16-Mbit DRAM with Triple-Well Structure", IEE
E Journal of Solid-State Circuits, Vol.24, No.5, p
p.1170〜1175（1989年10月）は、表面注入型Ｐウェル内
にトレンチＤＲＡＭセルのアレイをそっくり形成すると
いう、様々なタイプの機能デバイスを分離する技法を記
載している。
【０００７】１９８９年５月９日発行のマルヒ（Malh
i）の米国特許第４８２９０１７号明細書は、浅いトレ
ンチを形成し、その側壁を保護し、トレンチをさらに伸
ばし、最後に伸ばしたトレンチの壁面をドープして、ト
レンチＤＲＡＭの記憶ノードとして有用な連続ドープ領
域を形成することにより、基板中に埋設ドープ層を形成
する方法を記載している。
i）の米国特許第４８２９０１７号明細書は、浅いトレ
ンチを形成し、その側壁を保護し、トレンチをさらに伸
ばし、最後に伸ばしたトレンチの壁面をドープして、ト
レンチＤＲＡＭの記憶ノードとして有用な連続ドープ領
域を形成することにより、基板中に埋設ドープ層を形成
する方法を記載している。
【０００８】Ｙ．オカザキ他の論文"New Well Structur
e for Deep Sub-micron CMOS/BiCMOS Using Thin Epita
xy over Buried Layer and Trench Isolation", 1990 S
ymposium on VLSI Technology, Digest of Technical P
apers, paper 6C-4, pp.83〜4は、埋設エピタキシアル
層を使って表面デバイスを基板から分離することを記載
している。
e for Deep Sub-micron CMOS/BiCMOS Using Thin Epita
xy over Buried Layer and Trench Isolation", 1990 S
ymposium on VLSI Technology, Digest of Technical P
apers, paper 6C-4, pp.83〜4は、埋設エピタキシアル
層を使って表面デバイスを基板から分離することを記載
している。
【０００９】以下の参照文献は、特に、基板とは逆の導
電型の埋設領域をＤＲＡＭ記憶キャパシタの１つのプレ
ートとして使用する、ＳＰＴ ＤＲＡＭセルの諸変形に
関するものである。１９９０年４月１７日発行のカガ他
の米国特許第４９１８５０２号は、セルの記憶ノードと
シース・プレートが単一のトレンチ内に形成された、埋
設プレート・トレンチ型ＤＲＡＭセルを記載している。
トレンチ底部に、基板とは逆のタイプの拡散領域が形成
され、隣接するセルの拡散領域が相互につながって、グ
リッド状構造を形成している。ＤＲＡＭセルとは関連し
ない１個または複数のトレンチが形成され、ドープ領域
を適当な基準電圧にバイアスさせるためのリーチ・スル
ー孔として働く。上記特許の図１２には、埋設領域のグ
リッド状態様がはっきり示されている。１９８８年９月
２８日公告の欧州特許公告出願第０２８３９６４号明細
書は、拡張領域がＳＰＴセルのプレートを形成する上記
米国特許第４９１８５０２号と同様に、ＤＲＡＭトレン
チから外方拡散領域が延びている、埋設プレートＳＰＴ
ＤＲＡＭセルを記載している。上記米国特許第４９１
８５０２号と同様に、グリッド状領域が形成され、非セ
ル・トレンチによって接触されている。１９８９年１０
月１０日発行のスナミ他の米国特許第４８７３５６０号
明細書は、セル・トレンチ内にアクセス・トランジスタ
が形成された、もう１つの埋設プレートＳＰＴセルを記
載している。上記特許の図３０及びそれに関係する文中
に、セル・トランジスタ・デバイスを適性に動作させる
には埋設領域のグリッド状構造を維持するのが重要なこ
とが記述されている。上記特許はさらに、グリッド状埋
設領域中の開口が、表面デバイスを基板から分離する
「デプレッション層で充填」される場合、「絶縁」され
た表面領域に別の接続が行われて、それを基板と同じ電
位にバイアスさせる可能性があると警告している。１９
８９年９月２７日公告の英国特許出願ＧＢ２２１５９１
３Ａ号明細書は、埋設領域用のドーパントが、ＤＲＡＭ
セルの深いトレンチの側壁へのイオン注入によって提供
される、埋設ＳＰＴ ＤＲＡＭセル設計のもう１つの変
形を記載している。最後に、１９８８年１２月２７日発
行のペリー（Pelley）の米国特許第４７９４４３４号明
細書は、通常はバイポーラ・トランジスタの一部である
埋設サブコレクタ構造から埋設プレート領域を形成す
る、バイポーラ・デバイス加工法を使用して形成した埋
設プレートＳＰＴ ＤＲＡＭセルを記載している。
電型の埋設領域をＤＲＡＭ記憶キャパシタの１つのプレ
ートとして使用する、ＳＰＴ ＤＲＡＭセルの諸変形に
関するものである。１９９０年４月１７日発行のカガ他
の米国特許第４９１８５０２号は、セルの記憶ノードと
シース・プレートが単一のトレンチ内に形成された、埋
設プレート・トレンチ型ＤＲＡＭセルを記載している。
トレンチ底部に、基板とは逆のタイプの拡散領域が形成
され、隣接するセルの拡散領域が相互につながって、グ
リッド状構造を形成している。ＤＲＡＭセルとは関連し
ない１個または複数のトレンチが形成され、ドープ領域
を適当な基準電圧にバイアスさせるためのリーチ・スル
ー孔として働く。上記特許の図１２には、埋設領域のグ
リッド状態様がはっきり示されている。１９８８年９月
２８日公告の欧州特許公告出願第０２８３９６４号明細
書は、拡張領域がＳＰＴセルのプレートを形成する上記
米国特許第４９１８５０２号と同様に、ＤＲＡＭトレン
チから外方拡散領域が延びている、埋設プレートＳＰＴ
ＤＲＡＭセルを記載している。上記米国特許第４９１
８５０２号と同様に、グリッド状領域が形成され、非セ
ル・トレンチによって接触されている。１９８９年１０
月１０日発行のスナミ他の米国特許第４８７３５６０号
明細書は、セル・トレンチ内にアクセス・トランジスタ
が形成された、もう１つの埋設プレートＳＰＴセルを記
載している。上記特許の図３０及びそれに関係する文中
に、セル・トランジスタ・デバイスを適性に動作させる
には埋設領域のグリッド状構造を維持するのが重要なこ
とが記述されている。上記特許はさらに、グリッド状埋
設領域中の開口が、表面デバイスを基板から分離する
「デプレッション層で充填」される場合、「絶縁」され
た表面領域に別の接続が行われて、それを基板と同じ電
位にバイアスさせる可能性があると警告している。１９
８９年９月２７日公告の英国特許出願ＧＢ２２１５９１
３Ａ号明細書は、埋設領域用のドーパントが、ＤＲＡＭ
セルの深いトレンチの側壁へのイオン注入によって提供
される、埋設ＳＰＴ ＤＲＡＭセル設計のもう１つの変
形を記載している。最後に、１９８８年１２月２７日発
行のペリー（Pelley）の米国特許第４７９４４３４号明
細書は、通常はバイポーラ・トランジスタの一部である
埋設サブコレクタ構造から埋設プレート領域を形成す
る、バイポーラ・デバイス加工法を使用して形成した埋
設プレートＳＰＴ ＤＲＡＭセルを記載している。
【００１０】上記に引用した諸参照文献は、引き続きＤ
ＲＡＭセルの寸法を縮小し密度を高めていく上で避けら
れない障害を克服しようと試みて、ＤＲＡＭ設計者達が
払ってきた様々な集中的努力を示すものではあるが、Ｄ
ＲＡＭ技術の絶えず増大する密度を実現するというこの
２０年間の「伝統」を引き継ぐために達成しなければな
らない課題である、０．５ミクロン以下のフィーチャ寸
法にＤＲＡＭ技術を引き込めるものはない。ＤＲＡＭ設
計者達は、工程の複雑な「スタック式キャパシタ」ＤＲ
ＡＭセルの使用に走ったが、工程段階が増すと設計の製
造可能性が低下することに気付いただけだった。
ＲＡＭセルの寸法を縮小し密度を高めていく上で避けら
れない障害を克服しようと試みて、ＤＲＡＭ設計者達が
払ってきた様々な集中的努力を示すものではあるが、Ｄ
ＲＡＭ技術の絶えず増大する密度を実現するというこの
２０年間の「伝統」を引き継ぐために達成しなければな
らない課題である、０．５ミクロン以下のフィーチャ寸
法にＤＲＡＭ技術を引き込めるものはない。ＤＲＡＭ設
計者達は、工程の複雑な「スタック式キャパシタ」ＤＲ
ＡＭセルの使用に走ったが、工程段階が増すと設計の製
造可能性が低下することに気付いただけだった。
【００１１】図１に、ルー（Ｌｕ）他の"Dynamic RAM C
ell with MOS Trench Capacitor inCMOS"と題する米国
特許第４６８８０６３号に記載の基本的な基板プレート
・トレンチ（ＳＰＴ）ＤＲＡＭセルの概略断面図を示
す。Ｐ+型の半導体基板１０は、軽くドープしたエピタ
キシアル表面層１１を備え、その上面にＮ型後退注入ウ
ェル１２が形成され、ウェル１２中に伝達装置１４が形
成される。制御ゲート電極１６がワード線回路からの信
号に応答して、ビット線またはデータ線用拡散領域１８
に印加されたデータ信号を記憶ノード用拡散領域２０に
結合する。深いトレンチ２２が設けられ、その中に記憶
キャパシタが形成される。トレンチ中に記憶ノード用ポ
リシリコン・プレート２４が形成され、薄い記憶ノード
誘電体（図示せず）によって基板１０から絶縁される。
導電性ストラップ２６が、記憶ノード用拡散領域２０を
ポリシリコン・プレート２４に接続する。
ell with MOS Trench Capacitor inCMOS"と題する米国
特許第４６８８０６３号に記載の基本的な基板プレート
・トレンチ（ＳＰＴ）ＤＲＡＭセルの概略断面図を示
す。Ｐ+型の半導体基板１０は、軽くドープしたエピタ
キシアル表面層１１を備え、その上面にＮ型後退注入ウ
ェル１２が形成され、ウェル１２中に伝達装置１４が形
成される。制御ゲート電極１６がワード線回路からの信
号に応答して、ビット線またはデータ線用拡散領域１８
に印加されたデータ信号を記憶ノード用拡散領域２０に
結合する。深いトレンチ２２が設けられ、その中に記憶
キャパシタが形成される。トレンチ中に記憶ノード用ポ
リシリコン・プレート２４が形成され、薄い記憶ノード
誘電体（図示せず）によって基板１０から絶縁される。
導電性ストラップ２６が、記憶ノード用拡散領域２０を
ポリシリコン・プレート２４に接続する。
【００１２】製造上の経験によれば、上記のＳＰＴ Ｄ
ＲＡＭセルは、一部にはＰ型アレイ伝達装置の性能上の
制限、及び記憶ノード用拡散領域２０とポリシリコン・
プレート２４と基板１０とから形成される寄生デバイス
の存在により、１６メガビットを超える応用例にまで拡
張するのに適していない。Ｎ型伝達装置に単に変換する
のは実用的ではなく、Ｖｄｄ／２基準ノード・バイアス
によってキャパシタ誘電体上の電気的応力を減らすこと
は不可能である。本発明は、単純なＳＰＴセルの製造可
能性を６４メガバイト以上のＤＲＡＭに拡張する際に生
じる障害を解決することにより、従来技術で未解決の問
題に対処するものである。
ＲＡＭセルは、一部にはＰ型アレイ伝達装置の性能上の
制限、及び記憶ノード用拡散領域２０とポリシリコン・
プレート２４と基板１０とから形成される寄生デバイス
の存在により、１６メガビットを超える応用例にまで拡
張するのに適していない。Ｎ型伝達装置に単に変換する
のは実用的ではなく、Ｖｄｄ／２基準ノード・バイアス
によってキャパシタ誘電体上の電気的応力を減らすこと
は不可能である。本発明は、単純なＳＰＴセルの製造可
能性を６４メガバイト以上のＤＲＡＭに拡張する際に生
じる障害を解決することにより、従来技術で未解決の問
題に対処するものである。
【００１３】
【発明が解決しようとする課題】本発明の一目的は、従
来技術の密度制限がなくなった、二重拡散ＳＰＴ ＤＲ
ＡＭセルを提供することにある。
来技術の密度制限がなくなった、二重拡散ＳＰＴ ＤＲ
ＡＭセルを提供することにある。
【００１４】本発明の他の目的は、製品の歩留りを犠牲
にして工程の複雑さを増大させることのない、ＳＰＴ
ＤＲＡＭ設計を提供することである。
にして工程の複雑さを増大させることのない、ＳＰＴ
ＤＲＡＭ設計を提供することである。
【００１５】本発明の他の目的は、既存の加工技術に対
する影響が最小の、ＳＰＴ ＤＲＡＭセルを提供するこ
とにある。
する影響が最小の、ＳＰＴ ＤＲＡＭセルを提供するこ
とにある。
【００１６】
【課題を解決するための手段】本発明は、ＤＲＡＭセル
の従来から制限因子となってきたすべてのパラメータを
統一的に扱って、電荷漏洩率が最小になり、デバイス・
バイアス条件が最適になった、最適に近い設計が実現さ
れる、セル設計を提供する方法に関するものである。本
発明は、電気的かつ物理的に分離された半導体基板中の
領域の一部分として二重ウェル構造を形成して、セル伝
達装置が、基板中に形成された他の支持装置とは独立し
て動作できるようにした、基板プレート・トレンチ型Ｄ
ＲＡＭセル・アレイを含む。本発明は、二重ウェル構造
を利用して、従来のＳＰＴ ＤＲＡＭセルの製造に使用
されていたマスク以外のマスクを追加使用せずに、Ｎウ
ェル内部の独立したＰウェル内のＮ型アレイ・デバイス
を分離する。
の従来から制限因子となってきたすべてのパラメータを
統一的に扱って、電荷漏洩率が最小になり、デバイス・
バイアス条件が最適になった、最適に近い設計が実現さ
れる、セル設計を提供する方法に関するものである。本
発明は、電気的かつ物理的に分離された半導体基板中の
領域の一部分として二重ウェル構造を形成して、セル伝
達装置が、基板中に形成された他の支持装置とは独立し
て動作できるようにした、基板プレート・トレンチ型Ｄ
ＲＡＭセル・アレイを含む。本発明は、二重ウェル構造
を利用して、従来のＳＰＴ ＤＲＡＭセルの製造に使用
されていたマスク以外のマスクを追加使用せずに、Ｎウ
ェル内部の独立したＰウェル内のＮ型アレイ・デバイス
を分離する。
【００１７】
【実施例】図２には、本発明の二重ウェル基板プレート
・トレンチ型（ＳＰＴ）ＤＲＡＭセルの基本要素が示し
てある。このセルは、ルー他の米国特許第４６８８０６
３号明細書に記載され、ケニー他の米国特許第４８０１
９８８号明細書で修正された、従来技術のＳＰＴ ＤＲ
ＡＭセルの改良型である。上記２件の明細書を参照によ
り本明細書に合体する。このセルは、次のような主要フ
ィーチャを含んでいる。Ｐ+型半導体材料の基板１０
は、従来技術と同様にＰ-型材料の上側エピタキシアル
層を有する。その上面にＰウェル１２が形成され、その
中にＮチャネル伝達装置１４が形成されている。伝達装
置１４の制御ゲート電極１６は、ＤＲＡＭアレイ支持回
路（図示せず）のワード・アクセス線に応答して、Ｐウ
ェル１２内に形成されたチャネル領域を介して、データ
線またはビット線用Ｎ型拡散領域１８と記憶ノード用Ｎ
型拡散領域２０の間にデータを結合する。従来技術と同
様にして、深いトレンチ２２中に記憶ノード２０に隣接
して記憶キャパシタを形成する。この記憶キャパシタ
は、薄い誘電層で半導体基板１０から分離された導電性
Ｎ型ポリシリコン電極２４によって形成される信号記憶
ノードを含んでいる。表面の拡散記憶ノード２０とトレ
ンチ２２内の信号記憶ノード２４は、導電性ストラップ
２６で接続されている。トレンチ２２の上部に、拡散記
憶ノード２０とＰウェル１２内の基板とによって形成さ
れる縦型寄生ＦＥＴの閾値電圧を増大させるための厚い
絶縁カラー２８が設けられている。トレンチ・ゲートに
よって誘発されるダイオード漏洩機構をなくすため、カ
ラー２８はＮウェル３２の下に延びなければならない。
従来技術で周知のように、局部表面絶縁領域３０も設け
る。
・トレンチ型（ＳＰＴ）ＤＲＡＭセルの基本要素が示し
てある。このセルは、ルー他の米国特許第４６８８０６
３号明細書に記載され、ケニー他の米国特許第４８０１
９８８号明細書で修正された、従来技術のＳＰＴ ＤＲ
ＡＭセルの改良型である。上記２件の明細書を参照によ
り本明細書に合体する。このセルは、次のような主要フ
ィーチャを含んでいる。Ｐ+型半導体材料の基板１０
は、従来技術と同様にＰ-型材料の上側エピタキシアル
層を有する。その上面にＰウェル１２が形成され、その
中にＮチャネル伝達装置１４が形成されている。伝達装
置１４の制御ゲート電極１６は、ＤＲＡＭアレイ支持回
路（図示せず）のワード・アクセス線に応答して、Ｐウ
ェル１２内に形成されたチャネル領域を介して、データ
線またはビット線用Ｎ型拡散領域１８と記憶ノード用Ｎ
型拡散領域２０の間にデータを結合する。従来技術と同
様にして、深いトレンチ２２中に記憶ノード２０に隣接
して記憶キャパシタを形成する。この記憶キャパシタ
は、薄い誘電層で半導体基板１０から分離された導電性
Ｎ型ポリシリコン電極２４によって形成される信号記憶
ノードを含んでいる。表面の拡散記憶ノード２０とトレ
ンチ２２内の信号記憶ノード２４は、導電性ストラップ
２６で接続されている。トレンチ２２の上部に、拡散記
憶ノード２０とＰウェル１２内の基板とによって形成さ
れる縦型寄生ＦＥＴの閾値電圧を増大させるための厚い
絶縁カラー２８が設けられている。トレンチ・ゲートに
よって誘発されるダイオード漏洩機構をなくすため、カ
ラー２８はＮウェル３２の下に延びなければならない。
従来技術で周知のように、局部表面絶縁領域３０も設け
る。
【００１８】基板の導電型を除き、上記のこのセルの諸
フィーチャは従来技術のＳＰＴ ＤＲＡＭセルのＮチャ
ネル型変形と類似している。ただし、不純物型がＮ型の
第２のウェルまたは埋設領域３２が追加して設けられ、
トレンチ・コンデンサ用の基準電圧ノードの独立したバ
イアス印加を可能にするための物理的電気的分離を行
う。従来技術のＳＰＴ ＤＲＡＭセルとは異なり、本発
明の埋設領域３２は、伝達装置がその中に形成される表
面ウェル１２と、１つまたは複数のＤＲＡＭセル・アレ
イ及び支持回路がその中に形成される半導体基板１０と
の間の電気的かつ物理的分離手段を形成する。すなわ
ち、埋設領域３２とその２つのｐｎ接合が、電圧Ｖｓｕ
ｂによって、セルのプレート基準電圧ノードだけでな
く、ＤＲＡＭセルの支持装置及び伝達装置１４中で使用
されるＮ及びＰチャネル・デバイスの局部基板にも独立
にバイアスをかける手段を提供する。埋設層の電圧にＶ
ｂｎのバイアスをかけて、埋設基準電極と能動デバイス
が形成されるＰウェルとの間の最適な分離が実施できる
ことを認識されたい。
フィーチャは従来技術のＳＰＴ ＤＲＡＭセルのＮチャ
ネル型変形と類似している。ただし、不純物型がＮ型の
第２のウェルまたは埋設領域３２が追加して設けられ、
トレンチ・コンデンサ用の基準電圧ノードの独立したバ
イアス印加を可能にするための物理的電気的分離を行
う。従来技術のＳＰＴ ＤＲＡＭセルとは異なり、本発
明の埋設領域３２は、伝達装置がその中に形成される表
面ウェル１２と、１つまたは複数のＤＲＡＭセル・アレ
イ及び支持回路がその中に形成される半導体基板１０と
の間の電気的かつ物理的分離手段を形成する。すなわ
ち、埋設領域３２とその２つのｐｎ接合が、電圧Ｖｓｕ
ｂによって、セルのプレート基準電圧ノードだけでな
く、ＤＲＡＭセルの支持装置及び伝達装置１４中で使用
されるＮ及びＰチャネル・デバイスの局部基板にも独立
にバイアスをかける手段を提供する。埋設層の電圧にＶ
ｂｎのバイアスをかけて、埋設基準電極と能動デバイス
が形成されるＰウェルとの間の最適な分離が実施できる
ことを認識されたい。
【００１９】本発明の重要な一態様は、図２に関して述
べたように、簡単で製造しやすい加工順序でセルのアレ
イを形成できることである。基本的ＳＰＴ ＤＲＡＭセ
ルは、Ｎ型セル内にあるＰ型セルの内部に配置されるの
で、本発明を実施するのに必要な追加の加工ステップは
最小限である。ウェルを貫通するトレンチの切断による
ゲート式ダイオードの漏洩を防止するため、深いトレン
チの頂部の周りに誘電体カラー２８を配置する。典型的
な場合、Ｐウェルに約−１ボルトのバイアスをかけ、Ｐ
+型基板１０には接地電圧とＶｄｄの間のバイアスをか
け、Ｎウェル３２には基板電位Ｖｓｕｂ以上の電位でバ
イアスをかけることができる。エピタキシアル層の表面
中に直接にＮチャネル支持ＦＥＴを製造する場合、Ｖｓ
ｕｂを０ボルトにするのが有利である。従来のＳＰＴセ
ルに勝る他の利点には、Ｎチャネル伝達装置を使ってＤ
ＲＡＭセルの高速入出力動作を実現できること、領域１
２と３２、３２と１１の間の二重ｐｎ接合によって、す
べてのアレイ伝達装置を分離できること、記憶ノード誘
電体の両端間にかかるストレスを減らすように基板にバ
イアスをかけることができることである。
べたように、簡単で製造しやすい加工順序でセルのアレ
イを形成できることである。基本的ＳＰＴ ＤＲＡＭセ
ルは、Ｎ型セル内にあるＰ型セルの内部に配置されるの
で、本発明を実施するのに必要な追加の加工ステップは
最小限である。ウェルを貫通するトレンチの切断による
ゲート式ダイオードの漏洩を防止するため、深いトレン
チの頂部の周りに誘電体カラー２８を配置する。典型的
な場合、Ｐウェルに約−１ボルトのバイアスをかけ、Ｐ
+型基板１０には接地電圧とＶｄｄの間のバイアスをか
け、Ｎウェル３２には基板電位Ｖｓｕｂ以上の電位でバ
イアスをかけることができる。エピタキシアル層の表面
中に直接にＮチャネル支持ＦＥＴを製造する場合、Ｖｓ
ｕｂを０ボルトにするのが有利である。従来のＳＰＴセ
ルに勝る他の利点には、Ｎチャネル伝達装置を使ってＤ
ＲＡＭセルの高速入出力動作を実現できること、領域１
２と３２、３２と１１の間の二重ｐｎ接合によって、す
べてのアレイ伝達装置を分離できること、記憶ノード誘
電体の両端間にかかるストレスを減らすように基板にバ
イアスをかけることができることである。
【００２０】次に図３ないし図１０を参照して、二重ウ
ェルＳＰＴ ＤＲＡＭセル・アレイの製造に使用される
好ましい工程順序について説明する。
ェルＳＰＴ ＤＲＡＭセル・アレイの製造に使用される
好ましい工程順序について説明する。
【００２１】軽くドープしたｐ-エピタキシアル層１１
を上面に備える、重くドープしたｐ+型半導体ウェハ１
０から出発して、基板１０上に厚さ約１７５ｎｍの酸化
物／窒化物層５０を形成する。これは、後続のステップ
でエッチ／研磨ストップとして機能する。厚さ約５００
ｎｍの比較的厚い酸化物層５２を通常のＣＶＤ ＴＥＯ
Ｓ法で付着する。これはトレンチ２２用のエッチ・マス
クとして機能する。高解像度フォトレジストを用いてフ
ォトリソグラフィ・マスクを形成し、これを用いて、基
板１０中にエッチすべきトレンチ２２のパターンを画定
する。酸素とフッ化炭素（ＣＦ4）を活性エッチング剤
として用いた乾式プラズマ・エッチングにより、このマ
スク・パターンを厚い酸化物層５２及び酸化物／窒化物
層５０に転写する。フォトレジストを剥がした後、異方
性ＲＩＥ法を用いて、トレンチ２２を深さ約５．０ミク
ロンまでエッチすると、図３の構造が得られる。エッチ
されたトレンチの底部は、本発明の説明の都合上図示し
ていないことに留意されたい。
を上面に備える、重くドープしたｐ+型半導体ウェハ１
０から出発して、基板１０上に厚さ約１７５ｎｍの酸化
物／窒化物層５０を形成する。これは、後続のステップ
でエッチ／研磨ストップとして機能する。厚さ約５００
ｎｍの比較的厚い酸化物層５２を通常のＣＶＤ ＴＥＯ
Ｓ法で付着する。これはトレンチ２２用のエッチ・マス
クとして機能する。高解像度フォトレジストを用いてフ
ォトリソグラフィ・マスクを形成し、これを用いて、基
板１０中にエッチすべきトレンチ２２のパターンを画定
する。酸素とフッ化炭素（ＣＦ4）を活性エッチング剤
として用いた乾式プラズマ・エッチングにより、このマ
スク・パターンを厚い酸化物層５２及び酸化物／窒化物
層５０に転写する。フォトレジストを剥がした後、異方
性ＲＩＥ法を用いて、トレンチ２２を深さ約５．０ミク
ロンまでエッチすると、図３の構造が得られる。エッチ
されたトレンチの底部は、本発明の説明の都合上図示し
ていないことに留意されたい。
【００２２】次に、図４に示すように、このとき露出し
ているトレンチのシリコン側壁と底面を厚さ約４ｎｍま
で熱酸化することにより、トレンチ・キャパシタ構造を
形成する。次に約７ｎｍの窒化シリコン層をコンフォー
マルに付着する。次に窒化物層を酸化して、約１．５ｎ
ｍの二酸化シリコン層を形成すると、ＯＮＯセル・ノー
ド誘電体が完成する。次に、少なくとも１×１０19原子
／ｃｍ3までドープしたポリシリコンを基板表面の上に
厚さ約９００ｎｍまでコンフォーマルに付着して、トレ
ンチを充填する。窒素中で約１０００℃で熱アニール・
ステップを実行して、深いトレンチ２２のポリシリコン
中に偶然形成された継目を矯正する。次に、二酸化シリ
コン及び窒化シリコンに対して選択的なポリシリコンＲ
ＩＥ法で、基板の平面領域上のポリシリコンをすべて除
去し、基板表面の下約１．５ミクロンのレベルまでトレ
ンチ上面のポリシリコンをエッチして、トレンチ底面に
ドープしたポリシリコン５５を残す。次に、米国特許第
４８０１９８８号明細書と同様のやり方で、約９０ｎｍ
の二酸化シリコン層をコンフォーマルにＣＶＤ付着し、
続いてトレンチ底面を含めて平面領域から酸化物を異方
性エッチして、凹んだトレンチの上部側壁上にカラー２
８を残すことにより、露出したトレンチ上面の側壁上に
トレンチ・カラー２８を形成する。得られる構造を図４
に示す。
ているトレンチのシリコン側壁と底面を厚さ約４ｎｍま
で熱酸化することにより、トレンチ・キャパシタ構造を
形成する。次に約７ｎｍの窒化シリコン層をコンフォー
マルに付着する。次に窒化物層を酸化して、約１．５ｎ
ｍの二酸化シリコン層を形成すると、ＯＮＯセル・ノー
ド誘電体が完成する。次に、少なくとも１×１０19原子
／ｃｍ3までドープしたポリシリコンを基板表面の上に
厚さ約９００ｎｍまでコンフォーマルに付着して、トレ
ンチを充填する。窒素中で約１０００℃で熱アニール・
ステップを実行して、深いトレンチ２２のポリシリコン
中に偶然形成された継目を矯正する。次に、二酸化シリ
コン及び窒化シリコンに対して選択的なポリシリコンＲ
ＩＥ法で、基板の平面領域上のポリシリコンをすべて除
去し、基板表面の下約１．５ミクロンのレベルまでトレ
ンチ上面のポリシリコンをエッチして、トレンチ底面に
ドープしたポリシリコン５５を残す。次に、米国特許第
４８０１９８８号明細書と同様のやり方で、約９０ｎｍ
の二酸化シリコン層をコンフォーマルにＣＶＤ付着し、
続いてトレンチ底面を含めて平面領域から酸化物を異方
性エッチして、凹んだトレンチの上部側壁上にカラー２
８を残すことにより、露出したトレンチ上面の側壁上に
トレンチ・カラー２８を形成する。得られる構造を図４
に示す。
【００２３】次に図５を参照すると、上記と同様に、再
度トレンチをヒ素でドープしたポリシリコンで約６００
ｎｍの表面厚さまで充填し、アニールする。次いで、こ
うして基板の背面上に付着して形成したポリシリコン
を、この非機能層による望ましくない応力を減らすた
め、すべて除去する。これは、化学的機械的研磨などの
平面化法によって行うことが好ましい。次に基板の正面
すなわちトレンチを含む側を平面化して、すべての平面
状表面から最後に付着した６００ｎｍのポリシリコンを
除去する。優れた平面性を得るため、化学的機械的研磨
技法を使用することが好ましい。この技法は、バイヤー
（Beyer）他の米国特許第４９９４８３６号及びチョウ
（Chow）他の米国特許第４７８９６４８号に詳しく記載
されている。次に、後で付着するポリシリコン・ワード
線がトレンチ・キャパシタの信号記憶ノードに短絡する
のを防止するため、トレンチ頂部のポリシリコン５５^
を基板表面から約５０〜１００ｎｍ下まで凹ませる。得
られる構造を図５に示す。
度トレンチをヒ素でドープしたポリシリコンで約６００
ｎｍの表面厚さまで充填し、アニールする。次いで、こ
うして基板の背面上に付着して形成したポリシリコン
を、この非機能層による望ましくない応力を減らすた
め、すべて除去する。これは、化学的機械的研磨などの
平面化法によって行うことが好ましい。次に基板の正面
すなわちトレンチを含む側を平面化して、すべての平面
状表面から最後に付着した６００ｎｍのポリシリコンを
除去する。優れた平面性を得るため、化学的機械的研磨
技法を使用することが好ましい。この技法は、バイヤー
（Beyer）他の米国特許第４９９４８３６号及びチョウ
（Chow）他の米国特許第４７８９６４８号に詳しく記載
されている。次に、後で付着するポリシリコン・ワード
線がトレンチ・キャパシタの信号記憶ノードに短絡する
のを防止するため、トレンチ頂部のポリシリコン５５^
を基板表面から約５０〜１００ｎｍ下まで凹ませる。得
られる構造を図５に示す。
【００２４】次に、図６に示す浅いトレンチ分離領域
（ＳＴＩ）の形の局部分離領域を形成する。ＳＴＩマス
クを基板にあて、ＳＴＩが望まれるすべての領域を画定
する。露出したエッチ・ストップ用酸化物／窒化物層５
０をエッチして、シリコン基板表面及び重なり合ったポ
リシリコン充填トレンチの上面を露出させる。好ましく
は同じ処理チャンバ内で、露出した基板とトレンチ・カ
ラーとポリシリコンを約３５０ｎｍの深さまでエッチす
る。次に、図６に示すように、約６３０ｎｍのＬＰＣＶ
Ｄ ＴＥＯＳ酸化物層５６を基板全体の上にコンフォー
マルに付着する。
（ＳＴＩ）の形の局部分離領域を形成する。ＳＴＩマス
クを基板にあて、ＳＴＩが望まれるすべての領域を画定
する。露出したエッチ・ストップ用酸化物／窒化物層５
０をエッチして、シリコン基板表面及び重なり合ったポ
リシリコン充填トレンチの上面を露出させる。好ましく
は同じ処理チャンバ内で、露出した基板とトレンチ・カ
ラーとポリシリコンを約３５０ｎｍの深さまでエッチす
る。次に、図６に示すように、約６３０ｎｍのＬＰＣＶ
Ｄ ＴＥＯＳ酸化物層５６を基板全体の上にコンフォー
マルに付着する。
【００２５】次に、図７に示すように、ＳＴＩ酸化物層
５６を平面化する。これは、１９８９年１０月２５日出
願のケルボー（Kerbaugh）他の"Forming Wide Dielectr
ic-filled Trenches in Semiconductors"と題する同時
係属の米国特許出願第０７／４２７１５３号明細書に記
載されているような、ＲＩＥエッチ・バックと化学的機
械的研磨を併用して行うことが好ましい。次に、熱リン
酸と緩衝ＨＦによって、残った酸化物／窒化物層５０を
除去する。この時点で、露出した基板表面上に犠牲酸化
物を成長させることができる。これらは、後に、本発明
のアレイを組み込むＣＭＯＳ工程のＮ及びＰチャネル・
デバイス用の能動デバイス領域となる。
５６を平面化する。これは、１９８９年１０月２５日出
願のケルボー（Kerbaugh）他の"Forming Wide Dielectr
ic-filled Trenches in Semiconductors"と題する同時
係属の米国特許出願第０７／４２７１５３号明細書に記
載されているような、ＲＩＥエッチ・バックと化学的機
械的研磨を併用して行うことが好ましい。次に、熱リン
酸と緩衝ＨＦによって、残った酸化物／窒化物層５０を
除去する。この時点で、露出した基板表面上に犠牲酸化
物を成長させることができる。これらは、後に、本発明
のアレイを組み込むＣＭＯＳ工程のＮ及びＰチャネル・
デバイス用の能動デバイス領域となる。
【００２６】次に、Ｐチャネル用のＮウェル及び埋設Ｎ
型ウェル領域３２を形成するためのＮウェルを、通常通
りＮウェル・マスクを使って形成する。このマスクは、
Ｎウェルが望まれる場所以外の基板すべてを覆う。Ｎウ
ェル・マスクの形成後、基板に複数のイオン注入ステッ
プを施して、後退Ｎウェル３２を形成する。約９００ｋ
ｅＶ、約５×１０13原子／ｃｍ2の線量でリン・イオン
を注入して、ウェルの高濃度の最深部を形成し、約５０
０ｋｅＶ、約２．３×１０13原子／ｃｍ2の線量でウェ
ルの本体部を形成し、約１５０ｋｅＶ、約１．９×１０
12原子／ｃｍ2の線量でパンチ・スルーを制御する。望
むなら、この時点で追加のＮウェル・マスクを使って、
約８０ｋｅＶで約１．３×１０12原子／ｃｍ2の線量で
ヒ素を選択的に注入して、選択的Ｎウェル中に形成され
るＰチャネルＦＥＴの閾値電圧を制御することができ
る。また、追加の注入マスクと注入イオンを使って、特
定のデバイス閾値電圧をさらに調節することもできる。
型ウェル領域３２を形成するためのＮウェルを、通常通
りＮウェル・マスクを使って形成する。このマスクは、
Ｎウェルが望まれる場所以外の基板すべてを覆う。Ｎウ
ェル・マスクの形成後、基板に複数のイオン注入ステッ
プを施して、後退Ｎウェル３２を形成する。約９００ｋ
ｅＶ、約５×１０13原子／ｃｍ2の線量でリン・イオン
を注入して、ウェルの高濃度の最深部を形成し、約５０
０ｋｅＶ、約２．３×１０13原子／ｃｍ2の線量でウェ
ルの本体部を形成し、約１５０ｋｅＶ、約１．９×１０
12原子／ｃｍ2の線量でパンチ・スルーを制御する。望
むなら、この時点で追加のＮウェル・マスクを使って、
約８０ｋｅＶで約１．３×１０12原子／ｃｍ2の線量で
ヒ素を選択的に注入して、選択的Ｎウェル中に形成され
るＰチャネルＦＥＴの閾値電圧を制御することができ
る。また、追加の注入マスクと注入イオンを使って、特
定のデバイス閾値電圧をさらに調節することもできる。
【００２７】Ｎウェルの形成後に、やはり図７に示すＰ
ウェル５８を形成するのに使用するホウ素から基板をマ
スクするため、同様にして通常のＰウェル・マスクを形
成する。Ｐウェルを形成するには、約２００ｋｅＶで約
８×１０12原子／ｃｍ2の線量でホウ素イオンを注入し
てウェル本体を形成し、約８０ｋｅＶで約１．６×１０
12原子／ｃｍ2の線量でパンチ・スルー領域を制御し、
約７．３ｋｅＶで約３．７×１０12原子／ｃｍ2の線量
で、アレイ中で使用されるＮチャネルＦＥＴとＤＲＡＭ
の支持回路の閾値電圧を制御する。こうして、図７の構
造が得られる。上記の説明から明らかなように、Ｎウェ
ル領域３２は、基板のエピタキシアル層１１及びＰウェ
ル５８との物理的接触を行って、Ｐ+型基板１０を含め
てＰ型領域５８及び１１の電気的かつ物理的分離を実施
する。従来技術とは異なり、伝達装置の基板領域を半導
体基板１０に電気的に結合できるようにする必要はな
い。
ウェル５８を形成するのに使用するホウ素から基板をマ
スクするため、同様にして通常のＰウェル・マスクを形
成する。Ｐウェルを形成するには、約２００ｋｅＶで約
８×１０12原子／ｃｍ2の線量でホウ素イオンを注入し
てウェル本体を形成し、約８０ｋｅＶで約１．６×１０
12原子／ｃｍ2の線量でパンチ・スルー領域を制御し、
約７．３ｋｅＶで約３．７×１０12原子／ｃｍ2の線量
で、アレイ中で使用されるＮチャネルＦＥＴとＤＲＡＭ
の支持回路の閾値電圧を制御する。こうして、図７の構
造が得られる。上記の説明から明らかなように、Ｎウェ
ル領域３２は、基板のエピタキシアル層１１及びＰウェ
ル５８との物理的接触を行って、Ｐ+型基板１０を含め
てＰ型領域５８及び１１の電気的かつ物理的分離を実施
する。従来技術とは異なり、伝達装置の基板領域を半導
体基板１０に電気的に結合できるようにする必要はな
い。
【００２８】次に、図８に示すように、ゲート絶縁物と
導電性ゲートと窒化シリコン・キャップを含むゲート・
スタック構造を形成する。上記の犠牲酸化物を剥がした
後、基板の露出したシリコン表面上に約１０ｎｍの二酸
化シリコンを成長させることにより、ゲート絶縁層６０
を形成する。約２００ｎｍのポリシリコン層６２を付着
し、約２５ｋｅＶで約６×１０15原子／ｃｍ2の線量で
リンをイオン注入してドープする。続いて、ワード線の
抵抗率を下げるため、スパッタリングにより約１００ｎ
ｍのケイ化チタン層６４を付着する。二酸化シリコン層
６６と約８０ｎｍの窒化シリコン層６８を付着すると、
ゲート・スタックは完成し、図８に示す構造が得られ
る。
導電性ゲートと窒化シリコン・キャップを含むゲート・
スタック構造を形成する。上記の犠牲酸化物を剥がした
後、基板の露出したシリコン表面上に約１０ｎｍの二酸
化シリコンを成長させることにより、ゲート絶縁層６０
を形成する。約２００ｎｍのポリシリコン層６２を付着
し、約２５ｋｅＶで約６×１０15原子／ｃｍ2の線量で
リンをイオン注入してドープする。続いて、ワード線の
抵抗率を下げるため、スパッタリングにより約１００ｎ
ｍのケイ化チタン層６４を付着する。二酸化シリコン層
６６と約８０ｎｍの窒化シリコン層６８を付着すると、
ゲート・スタックは完成し、図８に示す構造が得られ
る。
【００２９】図９に示すように、多層ゲート・スタック
を選択的にエッチして、相互接続の第１段と、平面化し
た基板上に形成するＣＭＯＳ ＦＥＴデバイスのゲート
電極を画定する。露出したシリコンを約１０５０℃で僅
かに酸化する。次にブロッキング用マスクを使って、Ｎ
チャネルＦＥＴを形成する場所を除くすべてのデバイス
領域を保護する。次に約３０ｋｅＶで約１×１０14原子
／ｃｍ2の線量でリンを注入して、軽くドープしたＮ型
領域７０を形成する。ブロッキング用マスクの除去後、
約４５ｎｍのＣＶＤ窒化シリコンを付着し、続いて平面
状表面上に存在する窒化物の異方性ＲＩＥを行うことに
よって、側壁スペーサ７２を形成する。次に、通常通
り、約２０ｎｍのコバルトを蒸着し、約７５０℃でアニ
ールし、未反応のコバルトを希硝酸で除去して、ドープ
領域をシリサイド化する。
を選択的にエッチして、相互接続の第１段と、平面化し
た基板上に形成するＣＭＯＳ ＦＥＴデバイスのゲート
電極を画定する。露出したシリコンを約１０５０℃で僅
かに酸化する。次にブロッキング用マスクを使って、Ｎ
チャネルＦＥＴを形成する場所を除くすべてのデバイス
領域を保護する。次に約３０ｋｅＶで約１×１０14原子
／ｃｍ2の線量でリンを注入して、軽くドープしたＮ型
領域７０を形成する。ブロッキング用マスクの除去後、
約４５ｎｍのＣＶＤ窒化シリコンを付着し、続いて平面
状表面上に存在する窒化物の異方性ＲＩＥを行うことに
よって、側壁スペーサ７２を形成する。次に、通常通
り、約２０ｎｍのコバルトを蒸着し、約７５０℃でアニ
ールし、未反応のコバルトを希硝酸で除去して、ドープ
領域をシリサイド化する。
【００３０】図１０に図示した以下の諸ステップによっ
て、諸デバイスとＤＲＡＭ構造が完成する。約１５ｎｍ
の窒化シリコン層を付着し、続いて異方性ＲＩＥステッ
プを行って窒化シリコン側壁７４を形成する。ＰＦＥＴ
領域を保護するためのブロッキング・マスクを設けた
後、約５０ｋｅＶで約５×１０15原子／ｃｍ2の線量で
ヒ素を注入し、続いて窒素中で約９００℃でドライブイ
ン・ステップを行って、ＮＦＥＴデバイス用のＮ+型拡
散領域７６を形成する。ＮＦＥＴ領域を保護するための
ブロッキング・マスクを設けた後、約１０ｋｅＶで約５
×１０15原子／ｃｍ2の線量でホウ素を注入して、ＰＦ
ＥＴデバイス用のＰ+型拡散領域を形成する。ブロッキ
ング・マスクを使って記憶ノード領域を露出させ、トレ
ンチ上面の酸化物を選択的にエッチし、Ｎ型ポリシリコ
ンを付着し、化学的機械的研磨法によってポリシリコン
２６を残して平面化を行って、記憶ノードを形成するＮ
型拡散領域２０をポリシリコン５５^に接続するポリシ
リコン表面ストラップ２６を深いトレンチの上面に形成
する。窒化チタンとタングステンの相互接続７８を無境
界接点として形成し、リンでドープしたガラスの段間不
動態化層８０を付着し、再度化学的機械的研磨法によっ
て平面化する。相互接続すべき回路の複雑さに応じて、
いくつかの平面化相互接続段を追加すると、ＤＲＡＭが
完成する。
て、諸デバイスとＤＲＡＭ構造が完成する。約１５ｎｍ
の窒化シリコン層を付着し、続いて異方性ＲＩＥステッ
プを行って窒化シリコン側壁７４を形成する。ＰＦＥＴ
領域を保護するためのブロッキング・マスクを設けた
後、約５０ｋｅＶで約５×１０15原子／ｃｍ2の線量で
ヒ素を注入し、続いて窒素中で約９００℃でドライブイ
ン・ステップを行って、ＮＦＥＴデバイス用のＮ+型拡
散領域７６を形成する。ＮＦＥＴ領域を保護するための
ブロッキング・マスクを設けた後、約１０ｋｅＶで約５
×１０15原子／ｃｍ2の線量でホウ素を注入して、ＰＦ
ＥＴデバイス用のＰ+型拡散領域を形成する。ブロッキ
ング・マスクを使って記憶ノード領域を露出させ、トレ
ンチ上面の酸化物を選択的にエッチし、Ｎ型ポリシリコ
ンを付着し、化学的機械的研磨法によってポリシリコン
２６を残して平面化を行って、記憶ノードを形成するＮ
型拡散領域２０をポリシリコン５５^に接続するポリシ
リコン表面ストラップ２６を深いトレンチの上面に形成
する。窒化チタンとタングステンの相互接続７８を無境
界接点として形成し、リンでドープしたガラスの段間不
動態化層８０を付着し、再度化学的機械的研磨法によっ
て平面化する。相互接続すべき回路の複雑さに応じて、
いくつかの平面化相互接続段を追加すると、ＤＲＡＭが
完成する。
【００３１】
【発明の効果】本発明により、従来技術の密度制限がな
くなった二重拡散ＳＰＴ ＤＲＡＭセル・アレイが提供
され、製品の歩留りを犠牲にして工程の複雑さを増大さ
せることのないＳＲＴ ＤＲＡＭ設計が提供され、既存
の加工技術に対する影響が最小のＳＰＴ ＤＲＡＭセル
が提供される。
くなった二重拡散ＳＰＴ ＤＲＡＭセル・アレイが提供
され、製品の歩留りを犠牲にして工程の複雑さを増大さ
せることのないＳＲＴ ＤＲＡＭ設計が提供され、既存
の加工技術に対する影響が最小のＳＰＴ ＤＲＡＭセル
が提供される。
【図１】従来技術の基板プレート・トレンチ型（ＳＰ
Ｔ）ＤＲＡＭセルの基本的電気接続を示す、単純化した
概略断面図である。
Ｔ）ＤＲＡＭセルの基本的電気接続を示す、単純化した
概略断面図である。
【図２】本発明の二重ウェルＳＰＴ ＤＲＡＭセルの基
本的電気接続を示す、単純化した概略断面図である。
本的電気接続を示す、単純化した概略断面図である。
【図３】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図４】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図５】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図６】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図７】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図８】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図９】好ましい製造工程における一連の段階のうちの
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
１段階におけるアレイを示す、本発明のアレイの概略断
面図である。
【図１０】好ましい製造工程における一連の段階のうち
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
の１段階におけるアレイを示す、本発明のアレイの概略
断面図である。
１０ Ｐ+型半導体基板 １１ Ｐ型エピタキシアル層 １２ Ｐウェル １４ Ｎチャネル伝達装置 １６ 制御ゲート電極（ワード線） １８ ビット線用Ｎ型拡散領域 ２０ 記憶ノード用Ｎ型拡散領域 ２２ トレンチ ２４ 信号記憶ノード用Ｎ型ポリシリコン・プレート ２６ ストラップ ２８ カラー ３０ 表面絶縁領域 ３２ Ｎウェル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サン・ホー・ドン アメリカ合衆国10541、ニューヨーク州マ ホパック、マグレガー・ドライブ 38 (72)発明者 ウェイ・ホワン アメリカ合衆国10504、ニューヨーク州ア ーモンク、ロング・ポンド・ロード ３
Claims (3)
- 【請求項１】第１の導電型の第１の領域を有する半導体
基板と、 各々のセルが、記憶キャパシタに結合されたアクセス・
トランジスタを備え、各セルのトランジスタが前記半導
体基板の第２の領域に形成され、各アクセス・トランジ
スタが制御電極とデータ線接点と記憶ノードとチャネル
領域とを有する、動的メモリ・セルの少なくとも１つの
アレイと、 前記基板中に形成された複数のトレンチ内に形成され、
各々のキャパシタが誘電絶縁体で分離された信号記憶ノ
ードと基準電圧ノードを含み、各キャパシタの前記基準
電圧ノードが前記基板に接続され、各キャパシタの前記
記憶ノードが前記アクセス・トランジスタのうちの１つ
の対応する記憶ノードに接続されている、複数の信号記
憶キャパシタと、 前記１つのアレイ内の前記アクセス・トランジスタのす
べてのチャネル領域を、前記基板の前記第１領域から物
理的かつ電気的に分離する手段と、 前記基板の第１、第２、第３の領域をそれぞれ異なる第
１、第２、第３の基準電圧でバイアスする手段とを備
え、 前記分離する手段は前記第１領域と逆の導電型の第３の
領域を含み、前記第３領域が前記第１領域と第２領域の
間に形成されて前記トレンチのすべてと交差し、かつ前
記第３領域が前記第２領域と共に二重ウェル構造をなし
ている、ダイナミック・ランダム・アクセス・メモリ・
デバイス。 - 【請求項２】前記第３領域の不純物ドーピング濃度が、
前記基板の表面からの深さに応じて変化することを特徴
とする、請求項１に記載のダイナミック・ランダム・ア
クセス・メモリ・デバイス。 - 【請求項３】第１の導電型の半導体基板を用意するステ
ップと、 前記基板の上面部に深いトレンチをパターンとして形成
するステップと、 前記深いトレンチの内部に誘電層を形成し、前記トレン
チを導電性電極材料で充填するステップと、 前記トレンチの領域にイオン注入と拡散を行って、前記
トレンチの領域の基板部分を物理的かつ電気的に分離す
る深さの前記第２導電型の拡散領域を形成するステップ
と、 前記拡散領域内に前記第１導電型の拡散領域を形成する
ステップと、 前記第１導電型の拡散領域内に、前記トレンチの前記導
電性電極材料との間で信号を結合するための複数の半導
体デバイスを形成するステップとを含む、ダイナミック
・ランダム・アクセス・メモリ・デバイスの作成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/818,668 US5250829A (en) | 1992-01-09 | 1992-01-09 | Double well substrate plate trench DRAM cell array |
| US818668 | 1992-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283638A true JPH05283638A (ja) | 1993-10-29 |
| JPH07112048B2 JPH07112048B2 (ja) | 1995-11-29 |
Family
ID=25226110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347592A Expired - Lifetime JPH07112048B2 (ja) | 1992-01-09 | 1992-12-28 | ダイナミック・ランダム・アクセス・メモリ・デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5250829A (ja) |
| JP (1) | JPH07112048B2 (ja) |
| KR (1) | KR970004950B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6300211B1 (en) | 1997-09-22 | 2001-10-09 | Nec Corporation | Highly reliable trench capacitor type memory cell |
Families Citing this family (82)
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|---|---|---|---|---|
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
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