JPH05283678A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH05283678A JPH05283678A JP4076712A JP7671292A JPH05283678A JP H05283678 A JPH05283678 A JP H05283678A JP 4076712 A JP4076712 A JP 4076712A JP 7671292 A JP7671292 A JP 7671292A JP H05283678 A JPH05283678 A JP H05283678A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳ型半導体装置のしきい値電圧の変動を
緩和する。 【構成】 Ｐ型拡散層２は半導体基板１中に形成されて
いる。また絶縁膜３は二酸化珪素膜または窒化珪素膜で
ある。さらに絶縁膜４はＰ型拡散層２間であって半導体
基板１上に形成されている。絶縁膜４はＣＶＤ法などで
形成された７０Å以下の酸素化窒化膜または窒化珪素膜
などの薄い絶縁膜である。また、薄い絶縁膜４は絶縁膜
３上に位置している。電極５は多結晶珪素膜などのゲー
ト電極を示すものである。電極５は絶縁膜４上に形成さ
れている。 【効果】 薄い絶縁膜４を用いることで、ＭＩＳ型半導
体装置のしきい値電圧の経時変化が軽減された。
緩和する。 【構成】 Ｐ型拡散層２は半導体基板１中に形成されて
いる。また絶縁膜３は二酸化珪素膜または窒化珪素膜で
ある。さらに絶縁膜４はＰ型拡散層２間であって半導体
基板１上に形成されている。絶縁膜４はＣＶＤ法などで
形成された７０Å以下の酸素化窒化膜または窒化珪素膜
などの薄い絶縁膜である。また、薄い絶縁膜４は絶縁膜
３上に位置している。電極５は多結晶珪素膜などのゲー
ト電極を示すものである。電極５は絶縁膜４上に形成さ
れている。 【効果】 薄い絶縁膜４を用いることで、ＭＩＳ型半導
体装置のしきい値電圧の経時変化が軽減された。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置の
しきい値電圧の経時変化防止に有効な薄い絶縁膜を備え
たＭＩＳ型半導体装置に関するものである。
しきい値電圧の経時変化防止に有効な薄い絶縁膜を備え
たＭＩＳ型半導体装置に関するものである。
【０００２】
【従来の技術】ＭＩＳ型半導体装置は一般的にダイナミ
ックメモリ等の基本素子として用いられている。また、
ＭＩＳ型半導体装置はシリコン基板上に容量絶縁膜、そ
の上部に電極が形成された構造が主流になっている。
ックメモリ等の基本素子として用いられている。また、
ＭＩＳ型半導体装置はシリコン基板上に容量絶縁膜、そ
の上部に電極が形成された構造が主流になっている。
【０００３】以下図面を参照しながら、上記した従来の
ＭＩＳ型半導体装置の一例について説明する。
ＭＩＳ型半導体装置の一例について説明する。
【０００４】図３は従来のＭＩＳ型半導体装置構造のゲ
ート絶縁膜部の断面図を示す。図３において、６は半導
体基板、７は複数個の拡散層、８は絶縁膜、９はゲート
電極を示すものである。
ート絶縁膜部の断面図を示す。図３において、６は半導
体基板、７は複数個の拡散層、８は絶縁膜、９はゲート
電極を示すものである。
【０００５】拡散層７は半導体基板６に形成されてい
る。また絶縁膜８は二酸化珪素膜あるいは窒化珪素膜で
ある。さらに絶縁膜８は拡散層７間であって半導体基板
６上に形成されている。電極９は多結晶珪素膜などのゲ
ート電極を示すものである。電極９は絶縁膜８上に形成
されている。
る。また絶縁膜８は二酸化珪素膜あるいは窒化珪素膜で
ある。さらに絶縁膜８は拡散層７間であって半導体基板
６上に形成されている。電極９は多結晶珪素膜などのゲ
ート電極を示すものである。電極９は絶縁膜８上に形成
されている。
【０００６】以上のように構成されたＭＩＳ型半導体装
置において、電極９に拡散層７の多数キャリアと逆性の
バイアスを印加すると、拡散層内の多数キャリアはゲー
ト下の半導体基板表面に誘起される。
置において、電極９に拡散層７の多数キャリアと逆性の
バイアスを印加すると、拡散層内の多数キャリアはゲー
ト下の半導体基板表面に誘起される。
【０００７】
【発明が解決しようとする課題】上記のような構成で
は、次のような問題がある。
は、次のような問題がある。
【０００８】半導体基板６と絶縁膜８の界面に発生する
界面準位を考えないものとすると、ゲート電極に印加し
たバイアスにより発生する電気力線は、その一部は絶縁
膜３中に存在する固定正電荷に終端し、他の残りが拡散
層７より誘起される多数キャリアに終端する。また、絶
縁膜８中の固定正電荷は経時変化により増加するので、
その結果拡散層７より誘起される多数キャリアは減少す
る。したがって、以上の理由によりＭＩＳ型半導体装置
のしきい値電圧が変動をするという問題点を有してい
た。
界面準位を考えないものとすると、ゲート電極に印加し
たバイアスにより発生する電気力線は、その一部は絶縁
膜３中に存在する固定正電荷に終端し、他の残りが拡散
層７より誘起される多数キャリアに終端する。また、絶
縁膜８中の固定正電荷は経時変化により増加するので、
その結果拡散層７より誘起される多数キャリアは減少す
る。したがって、以上の理由によりＭＩＳ型半導体装置
のしきい値電圧が変動をするという問題点を有してい
た。
【０００９】本発明は上記問題点に鑑み、ＭＩＳ型半導
体装置のしきい値電圧の変動緩和を提供するものであ
る。
体装置のしきい値電圧の変動緩和を提供するものであ
る。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のＭＩＳ型半導体装置の構造は、半導体基板
と、前記半導体基板中に形成された複数の拡散層と、前
記拡散層間でかつ前記半導体基板上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成されたゲート電極を備
え、前記第１の絶縁膜中に存在する固定正電荷の増加分
を、前記第１と第２の絶縁膜の界面に発生する電荷捕獲
中心で中性化し、しきい値電圧の変動を緩和する。
めに本発明のＭＩＳ型半導体装置の構造は、半導体基板
と、前記半導体基板中に形成された複数の拡散層と、前
記拡散層間でかつ前記半導体基板上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成されたゲート電極を備
え、前記第１の絶縁膜中に存在する固定正電荷の増加分
を、前記第１と第２の絶縁膜の界面に発生する電荷捕獲
中心で中性化し、しきい値電圧の変動を緩和する。
【００１１】
【作用】本発明は上記した構成によって、２層の絶縁膜
界面に発生する電荷捕獲中心を利用し、しきい値電圧の
経時変化による変動を防ごうとするものである。
界面に発生する電荷捕獲中心を利用し、しきい値電圧の
経時変化による変動を防ごうとするものである。
【００１２】
【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】図１は本発明の実施例における半導体装置
のゲート絶縁膜部の断面図である。図１において、１は
半導体基板、２は複数個のＰ型拡散層、３は絶縁膜、４
は薄い絶縁膜、５はゲート電極を示すものである。
のゲート絶縁膜部の断面図である。図１において、１は
半導体基板、２は複数個のＰ型拡散層、３は絶縁膜、４
は薄い絶縁膜、５はゲート電極を示すものである。
【００１４】Ｐ型拡散層２は半導体基板１中に形成され
ている。Ｐ型拡散層２はＰチャネルトランジスタを形成
するためのものである。また絶縁膜３は二酸化珪素膜あ
るいは窒化珪素膜である。さらに絶縁膜４はＰ型拡散層
２の間にあって半導体基板１上に形成されている。絶縁
膜４はＣＶＤ法などで形成された７０Å以下の酸素化窒
化膜あるいは窒化珪素膜などの薄い絶縁膜である。
ている。Ｐ型拡散層２はＰチャネルトランジスタを形成
するためのものである。また絶縁膜３は二酸化珪素膜あ
るいは窒化珪素膜である。さらに絶縁膜４はＰ型拡散層
２の間にあって半導体基板１上に形成されている。絶縁
膜４はＣＶＤ法などで形成された７０Å以下の酸素化窒
化膜あるいは窒化珪素膜などの薄い絶縁膜である。
【００１５】ここで絶縁膜４を７０Å以下にするのは、
ゲート電極より絶縁膜３と絶縁膜４との界面に電荷を直
接トンネリングさせるためである。
ゲート電極より絶縁膜３と絶縁膜４との界面に電荷を直
接トンネリングさせるためである。
【００１６】また、絶縁膜４に酸素化窒化膜あるいは窒
化珪素膜を用いているのは、二酸化珪素膜に比べ致密で
あるからである。
化珪素膜を用いているのは、二酸化珪素膜に比べ致密で
あるからである。
【００１７】絶縁膜４は絶縁膜３上に位置している。電
極５は多結晶珪素膜などのゲート電極を示すものであ
る。電極５は絶縁膜４上に形成されている。
極５は多結晶珪素膜などのゲート電極を示すものであ
る。電極５は絶縁膜４上に形成されている。
【００１８】本実施例は薄い絶縁膜４を用いることで、
ＭＩＳ型半導体装置のしきい値電圧の経時変化を軽減す
る効果がある。
ＭＩＳ型半導体装置のしきい値電圧の経時変化を軽減す
る効果がある。
【００１９】この効果についてより詳細に説明する。図
２に従来型のＭＩＳ型半導体装置と本発明のＭＩＳ型半
導体装置のフラットバンド状態での電荷分布を示す。こ
の分布は、半導体基板１の深さに対する電荷の分布状態
を示す。半導体基板１の表面位置を深さ０とする。なお
フラットバンド状態とはシリコン基板表面ポテンシャル
がゼロの状態である。
２に従来型のＭＩＳ型半導体装置と本発明のＭＩＳ型半
導体装置のフラットバンド状態での電荷分布を示す。こ
の分布は、半導体基板１の深さに対する電荷の分布状態
を示す。半導体基板１の表面位置を深さ０とする。なお
フラットバンド状態とはシリコン基板表面ポテンシャル
がゼロの状態である。
【００２０】従来のＭＩＳ型半導体装置構造の電荷分布
を図２（ａ）に示す。これよりフラットバンド状態は増
加した固定正電荷量に見合う逆性電荷をゲート電極に印
加する必要がある。つまりフラットバンド電圧が負方向
にシフトする。
を図２（ａ）に示す。これよりフラットバンド状態は増
加した固定正電荷量に見合う逆性電荷をゲート電極に印
加する必要がある。つまりフラットバンド電圧が負方向
にシフトする。
【００２１】本実施例のＭＩＳ型半導体装置の電荷分布
を図２（ｂ）に示す。固定正電荷の増加量に見合う電荷
捕獲中心が膜中の電界により負に帯電する。したがって
固定正電荷から発せられる電気力線の大半は、絶縁膜３
と絶縁膜４の界面で負に帯電した電荷捕獲中心で終端す
る。この結果、従来ＭＩＳ型半導体装置に対してフラッ
トバンド電圧のシフト量が大幅に軽減できる。したがっ
て、フラットバンド電圧に大きな依存性を示すＭＩＳ型
半導体装置のしきい値電圧の変動は緩和される。
を図２（ｂ）に示す。固定正電荷の増加量に見合う電荷
捕獲中心が膜中の電界により負に帯電する。したがって
固定正電荷から発せられる電気力線の大半は、絶縁膜３
と絶縁膜４の界面で負に帯電した電荷捕獲中心で終端す
る。この結果、従来ＭＩＳ型半導体装置に対してフラッ
トバンド電圧のシフト量が大幅に軽減できる。したがっ
て、フラットバンド電圧に大きな依存性を示すＭＩＳ型
半導体装置のしきい値電圧の変動は緩和される。
【００２２】従来、ＭＩＳ型半導体装置の半導体基板１
の表面より絶縁膜中数十Å以内には、半導体表面ポテン
シャルに影響を受けず常に正に帯電する固定正電荷が存
在する。
の表面より絶縁膜中数十Å以内には、半導体表面ポテン
シャルに影響を受けず常に正に帯電する固定正電荷が存
在する。
【００２３】固定正電荷量は経時変化、例えば、ホット
キャリアの絶縁膜中への注入によりＳｉ-Ｈ等の弱い結
合が切れるような結合状態の変化、により増加しトラン
ジスタのしきい値電圧が変化する。
キャリアの絶縁膜中への注入によりＳｉ-Ｈ等の弱い結
合が切れるような結合状態の変化、により増加しトラン
ジスタのしきい値電圧が変化する。
【００２４】また、しきい値電圧が変化することにより
ＭＩＳ型半導体装置の動作状態時にビットエラー等の誤
動作を生じさせる。
ＭＩＳ型半導体装置の動作状態時にビットエラー等の誤
動作を生じさせる。
【００２５】一方、異なる結合状態を有する２種の絶縁
膜を積層した場合、２種の絶縁膜の界面には未結合手、
不純物結合などにより正負の電荷捕獲中心が発生する。
膜を積層した場合、２種の絶縁膜の界面には未結合手、
不純物結合などにより正負の電荷捕獲中心が発生する。
【００２６】本実施例では、下部ゲート絶縁膜３にＳｉ
Ｏ2膜、上部ゲート絶縁膜４にＳｉＯＮ膜を用いたと仮
定する。絶縁膜３と絶縁膜４とは結合構造の相違から膜
密度が異なる。また、絶縁膜３の最表面原子層はＳｉあ
るいはＯ原子の未結合手が多く存在している。これらの
理由により、Ｓｉ-Ｏ-Ｈ、Ｓｉ-Ｎ-Ｈなどの結合状態に
起因した電荷捕獲中心が存在する。
Ｏ2膜、上部ゲート絶縁膜４にＳｉＯＮ膜を用いたと仮
定する。絶縁膜３と絶縁膜４とは結合構造の相違から膜
密度が異なる。また、絶縁膜３の最表面原子層はＳｉあ
るいはＯ原子の未結合手が多く存在している。これらの
理由により、Ｓｉ-Ｏ-Ｈ、Ｓｉ-Ｎ-Ｈなどの結合状態に
起因した電荷捕獲中心が存在する。
【００２７】以上のことより、絶縁膜３中の固定正電荷
量が経時変化により増加した場合、絶縁膜３と絶縁膜４
との界面に存在する電荷捕獲中心は負電荷を捕獲した
り、あるいは微小エネルギーにより正電荷を放出し負に
帯電する。つまりフラットバンド状態において、増加し
た固定正電荷から発せられた電気力線は前述した界面の
負に帯電した電荷捕獲中心に全て終端し、中性化され
る。
量が経時変化により増加した場合、絶縁膜３と絶縁膜４
との界面に存在する電荷捕獲中心は負電荷を捕獲した
り、あるいは微小エネルギーにより正電荷を放出し負に
帯電する。つまりフラットバンド状態において、増加し
た固定正電荷から発せられた電気力線は前述した界面の
負に帯電した電荷捕獲中心に全て終端し、中性化され
る。
【００２８】したがって、絶縁膜３中の固定正電荷量の
増加に起因したフラットバンド電圧の変動は緩和され
る。このためしきい値電圧の経時変化による変動も緩和
される。
増加に起因したフラットバンド電圧の変動は緩和され
る。このためしきい値電圧の経時変化による変動も緩和
される。
【００２９】前述した発明は理解を明瞭にするために図
解および例示の方法によって詳細に説明されたけれど
も、ある変化およびある変形は添付した特許請求の範囲
で行なわれ得ることは明らかである。
解および例示の方法によって詳細に説明されたけれど
も、ある変化およびある変形は添付した特許請求の範囲
で行なわれ得ることは明らかである。
【００３０】
【発明の効果】以上のように本発明は、従来型のＭＩＳ
型半導体装置のゲート絶縁膜上に、さらに薄い絶縁膜を
設けることにより、経時変化により起こるしきい値電圧
の変動を緩和することができる。
型半導体装置のゲート絶縁膜上に、さらに薄い絶縁膜を
設けることにより、経時変化により起こるしきい値電圧
の変動を緩和することができる。
【図１】本発明の第１の実施例におけるＭＩＳ型半導体
装置の断面構造図
装置の断面構造図
【図２】本発明の第１の実施例における動作説明のため
の電荷分布の模式図
の電荷分布の模式図
【図３】従来例におけるＭＩＳ型半導体装置の断面構造
図
図
１ 半導体基板 ２ 拡散層 ３，４ 絶縁膜 ５ ゲート電極
Claims (1)
- 【請求項１】半導体基板と、前記半導体基板中に形成さ
れた複数の拡散層と、前記拡散層間でかつ前記半導体基
板上に形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に形
成されたゲート電極を備え、前記第１の絶縁膜中に存在
する固定正電荷の増加分を、前記第１と第２の絶縁膜の
界面に発生する電荷捕獲中心で中性化し、しきい値電圧
の変動を緩和することを特徴とするＭＩＳ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076712A JPH05283678A (ja) | 1992-03-31 | 1992-03-31 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076712A JPH05283678A (ja) | 1992-03-31 | 1992-03-31 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283678A true JPH05283678A (ja) | 1993-10-29 |
Family
ID=13613159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076712A Pending JPH05283678A (ja) | 1992-03-31 | 1992-03-31 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283678A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578848A (en) * | 1994-05-04 | 1996-11-26 | Regents Of The University Of Texas System | Ultra thin dielectric for electronic devices and method of making same |
| US5838056A (en) * | 1994-05-27 | 1998-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to composite insulative film and manufacturing method thereof |
| US5872376A (en) * | 1997-03-06 | 1999-02-16 | Advanced Micro Devices, Inc. | Oxide formation technique using thin film silicon deposition |
| US5882993A (en) * | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US5937310A (en) * | 1996-04-29 | 1999-08-10 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
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| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
-
1992
- 1992-03-31 JP JP4076712A patent/JPH05283678A/ja active Pending
Cited By (10)
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