JPH05283710A - 高電圧ｍｏｓトランジスタ及びその製造方法 - Google Patents
高電圧ｍｏｓトランジスタ及びその製造方法Info
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- JPH05283710A JPH05283710A JP4343543A JP34354392A JPH05283710A JP H05283710 A JPH05283710 A JP H05283710A JP 4343543 A JP4343543 A JP 4343543A JP 34354392 A JP34354392 A JP 34354392A JP H05283710 A JPH05283710 A JP H05283710A
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高電圧ＭＯＳトランジスタをフラッシュＥＥ
ＰＲＯＭアレイトランジスタと同時に製造する。 【構成】 フィールド酸化物２４分離構造により分離さ
れる活性シリコン領域２２を形成する。犠牲熱酸化物層
２３を高電圧デバイス活性領域の上を除くあらゆる回路
領域から除去する。トンネル酸化物層、第１のポリシリ
コン層２７、ポリ間誘電体層２８、周辺ゲート酸化物層
及び第２のポリシリコン層２９の形成とパターン限定と
を実行する。第２のポリシリコン層２９は線路を形成す
るためにパターン規定される。先に注入した先端領域２
５ａ，２５ｂの上におけるｎ+ソース−ドレイン注入を
阻止するために、高電圧デバイス及び真性高電圧デバイ
スの中に適切に形状を規定したマスクによってのみ片側
低濃度ドレイン構造を形成し、ホットキャリア効果を最
小限に抑える。
ＰＲＯＭアレイトランジスタと同時に製造する。 【構成】 フィールド酸化物２４分離構造により分離さ
れる活性シリコン領域２２を形成する。犠牲熱酸化物層
２３を高電圧デバイス活性領域の上を除くあらゆる回路
領域から除去する。トンネル酸化物層、第１のポリシリ
コン層２７、ポリ間誘電体層２８、周辺ゲート酸化物層
及び第２のポリシリコン層２９の形成とパターン限定と
を実行する。第２のポリシリコン層２９は線路を形成す
るためにパターン規定される。先に注入した先端領域２
５ａ，２５ｂの上におけるｎ+ソース−ドレイン注入を
阻止するために、高電圧デバイス及び真性高電圧デバイ
スの中に適切に形状を規定したマスクによってのみ片側
低濃度ドレイン構造を形成し、ホットキャリア効果を最
小限に抑える。
Description
【０００１】
【産業上の利用分野】本発明は電気的プログラム可能な
読取り専用メモリの分野に関し、特に、フローティング
ゲートメモリデバイスを採用するメモリにおける高電
圧、高信頼性トランジスタを製造することに関する。
読取り専用メモリの分野に関し、特に、フローティング
ゲートメモリデバイスを採用するメモリにおける高電
圧、高信頼性トランジスタを製造することに関する。
【０００２】
【従来の技術】金属酸化物半導体（「ＭＯＳ」）電気的
プログラム可能読取り専用メモリ（「ＥＰＲＯＭ」）
は、多くの場合、通常は「フローティングゲート」と呼
ばれる電気的に隔離されたゲートを有するメモリセルを
使用する。フローティングゲートは誘電絶縁体により包
囲され、また、多結晶シリコン（ポリシリコン）層から
形成されているのが普通である。通常、電気的絶縁を行
うのは二酸化シリコン層である。メモリセルに記憶すべ
き情報はフローティングゲートに電荷として蓄積され
る。電荷は、メモリセルの構成に応じて、アバランシ注
入、チャネル注入、トンネル効果などの様々なメカニズ
ムにより二酸化シリコン層を通してフローティングゲー
トへ伝達される。フローティングゲートに蓄積された電
荷はメモリセルの表面チャネル導電率に影響を及ぼす。
表面チャネル導電率があるレベルより高い場合、メモリ
セルは一方の２進状態にプログラムされると思われる。
あるいは、導電率が異なるレベルより低いときに、メモ
リセルは他方の状態にプログラムされると思われる。
プログラム可能読取り専用メモリ（「ＥＰＲＯＭ」）
は、多くの場合、通常は「フローティングゲート」と呼
ばれる電気的に隔離されたゲートを有するメモリセルを
使用する。フローティングゲートは誘電絶縁体により包
囲され、また、多結晶シリコン（ポリシリコン）層から
形成されているのが普通である。通常、電気的絶縁を行
うのは二酸化シリコン層である。メモリセルに記憶すべ
き情報はフローティングゲートに電荷として蓄積され
る。電荷は、メモリセルの構成に応じて、アバランシ注
入、チャネル注入、トンネル効果などの様々なメカニズ
ムにより二酸化シリコン層を通してフローティングゲー
トへ伝達される。フローティングゲートに蓄積された電
荷はメモリセルの表面チャネル導電率に影響を及ぼす。
表面チャネル導電率があるレベルより高い場合、メモリ
セルは一方の２進状態にプログラムされると思われる。
あるいは、導電率が異なるレベルより低いときに、メモ
リセルは他方の状態にプログラムされると思われる。
【０００３】従来の技術においてはメモリセルは多様な
形態をとっており、場合によっては、メモリアレイを紫
外線放射にさらすことにより消去される。また、別の場
合には、メモリセルは電気的消去可能であり、ＥＥＰＲ
ＯＭと呼ばれる。ＥＥＰＲＯＭメモリセルの１例は米国
特許第４，２０３，１５８号に記載されている。本出願
で開示する発明は、「フラッシュ」ＥＥＰＲＯＭと呼ば
れる電気的に消去されるメモリＥＥＰＲＯＭセルと共に
使用される。本発明と関連して使用するフラッシュＥＥ
ＰＲＯＭセルは、共に本発明の譲受人に譲渡されている
１９８８年１０月５日出願、名称「Ｌｏｗ Ｖｏｌｔａ
ｇｅ ＥＥＰＲＯＭ Ｃｅｌｌ」の同時係属出願第２５
３，７７５号及び１９８９年９月１５日出願、名称「Ａ
ｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｏｖｉｄｉｎｇ Ｂｌ
ｏｃｋ Ｅｒａｓｉｎｇ ｉｎａ Ｆｌａｓｈ ＥＰＲ
ＯＭ」の同時係属出願第４０７，６４５号に記載されて
いる。
形態をとっており、場合によっては、メモリアレイを紫
外線放射にさらすことにより消去される。また、別の場
合には、メモリセルは電気的消去可能であり、ＥＥＰＲ
ＯＭと呼ばれる。ＥＥＰＲＯＭメモリセルの１例は米国
特許第４，２０３，１５８号に記載されている。本出願
で開示する発明は、「フラッシュ」ＥＥＰＲＯＭと呼ば
れる電気的に消去されるメモリＥＥＰＲＯＭセルと共に
使用される。本発明と関連して使用するフラッシュＥＥ
ＰＲＯＭセルは、共に本発明の譲受人に譲渡されている
１９８８年１０月５日出願、名称「Ｌｏｗ Ｖｏｌｔａ
ｇｅ ＥＥＰＲＯＭ Ｃｅｌｌ」の同時係属出願第２５
３，７７５号及び１９８９年９月１５日出願、名称「Ａ
ｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｏｖｉｄｉｎｇ Ｂｌ
ｏｃｋ Ｅｒａｓｉｎｇ ｉｎａ Ｆｌａｓｈ ＥＰＲ
ＯＭ」の同時係属出願第４０７，６４５号に記載されて
いる。
【０００４】図１Ａについて簡単に説明する。図１Ａ
は、従来のフローティングゲートフラッシュＥＥＰＲＯ
Ｍセル５の横断面図である。図１Ａでは、フラッシュメ
モリセル５はｐ型基板１５のようなシリコン基板の上に
形成されている。フラッシュメモリセル５は基板１５の
中に設けられた一対の離間する不純物添加領域１２及び
１３を含む。詳細にいえば、領域１３はソースを構成
し、領域１２はドレインを構成しており、ソース１３と
ドレイン１２はそれらの間に活性シリコン領域４及びチ
ャネルを形成する。ポリシリコンフローティングゲート
１０はドレイン１２とソース１３の上方とそれらの間に
配置され、二酸化シリコンの薄い層又は他の電気的に絶
縁性の層１４によりドレイン１２及びソース１３から絶
縁されている。絶縁層１４は一般にゲート又はトンネル
酸化物として知られており、その典型的な厚さは約１１
０オングストローム（Å）である。フローティングゲー
ト１０は、その上方に位置する第２の制御ゲート１１か
ら、ポリ間誘電体層９によって絶縁されている。ポリ間
誘電体層９は単一の二酸化シリコン層又は適切な厚さの
酸化物／窒化シリコン／酸化物の多層誘電体により様々
に形成されて良い。制御ゲート１１は、ポリ間誘電体層
９に続いて蒸着される第２のポリシリコン層から製造さ
れている。場合によっては、制御ゲート１１はポリ間誘
電体上にポリシリコンを蒸着し、続いてケイ化タングス
テンを蒸着して成る２層の積層構造から構成され、この
２層構造は制御ゲート１１の抵抗率を低下させるように
作用する。処理が完了した時点では、フローティングゲ
ート１０は誘電絶縁層により完全に包囲されており、従
って、電気的に「フロート」する。
は、従来のフローティングゲートフラッシュＥＥＰＲＯ
Ｍセル５の横断面図である。図１Ａでは、フラッシュメ
モリセル５はｐ型基板１５のようなシリコン基板の上に
形成されている。フラッシュメモリセル５は基板１５の
中に設けられた一対の離間する不純物添加領域１２及び
１３を含む。詳細にいえば、領域１３はソースを構成
し、領域１２はドレインを構成しており、ソース１３と
ドレイン１２はそれらの間に活性シリコン領域４及びチ
ャネルを形成する。ポリシリコンフローティングゲート
１０はドレイン１２とソース１３の上方とそれらの間に
配置され、二酸化シリコンの薄い層又は他の電気的に絶
縁性の層１４によりドレイン１２及びソース１３から絶
縁されている。絶縁層１４は一般にゲート又はトンネル
酸化物として知られており、その典型的な厚さは約１１
０オングストローム（Å）である。フローティングゲー
ト１０は、その上方に位置する第２の制御ゲート１１か
ら、ポリ間誘電体層９によって絶縁されている。ポリ間
誘電体層９は単一の二酸化シリコン層又は適切な厚さの
酸化物／窒化シリコン／酸化物の多層誘電体により様々
に形成されて良い。制御ゲート１１は、ポリ間誘電体層
９に続いて蒸着される第２のポリシリコン層から製造さ
れている。場合によっては、制御ゲート１１はポリ間誘
電体上にポリシリコンを蒸着し、続いてケイ化タングス
テンを蒸着して成る２層の積層構造から構成され、この
２層構造は制御ゲート１１の抵抗率を低下させるように
作用する。処理が完了した時点では、フローティングゲ
ート１０は誘電絶縁層により完全に包囲されており、従
って、電気的に「フロート」する。
【０００５】フラッシュメモリセルのプログラミング、
読取り及び消去は当該技術では十分に文献に記載されて
おり、たとえば、Ｉｎｔｅｌが刊行したＭｅｍｏｒｙ
Ｃｏｍｐｏｎｅｎｔｓ Ｈａｎｄｂｏｏｋの中に詳細に
説明されている。フラッシュセルをプログラムするとき
には、ソース１３を接地ボルト、すなわち、ゼロボルト
に設定し、ドレインを７ボルト電源に接続し、制御ゲー
ト１１を１２ボルトに等しいプログラミング電圧まで上
昇させる。これらの公称条件の下では、ソース１３とド
レイン１２との間のチャネル領域からトンネル酸化物層
１４を通してホットエレクトロンの注入が起こる。プロ
グラムされたセルを読取るときには、通常のＭＯＳ供給
電圧を使用するが、そこで、ゲート電位は５ボルトまで
上昇し、ドレインはソースに対してわずかに正の電位に
設定される。フラッシュメモリセル５をプログラミング
するときとは対照的に、フラッシュセルを消去するとき
には、ドレイン１２をフロートさせ、制御ゲート１１を
接地し、且つ約＋１２ボルトの電位をソース１３に接続
する。このように接続すると、電荷はトンネル酸化物１
４を通してフローティングゲート１０から除去される。
読取り及び消去は当該技術では十分に文献に記載されて
おり、たとえば、Ｉｎｔｅｌが刊行したＭｅｍｏｒｙ
Ｃｏｍｐｏｎｅｎｔｓ Ｈａｎｄｂｏｏｋの中に詳細に
説明されている。フラッシュセルをプログラムするとき
には、ソース１３を接地ボルト、すなわち、ゼロボルト
に設定し、ドレインを７ボルト電源に接続し、制御ゲー
ト１１を１２ボルトに等しいプログラミング電圧まで上
昇させる。これらの公称条件の下では、ソース１３とド
レイン１２との間のチャネル領域からトンネル酸化物層
１４を通してホットエレクトロンの注入が起こる。プロ
グラムされたセルを読取るときには、通常のＭＯＳ供給
電圧を使用するが、そこで、ゲート電位は５ボルトまで
上昇し、ドレインはソースに対してわずかに正の電位に
設定される。フラッシュメモリセル５をプログラミング
するときとは対照的に、フラッシュセルを消去するとき
には、ドレイン１２をフロートさせ、制御ゲート１１を
接地し、且つ約＋１２ボルトの電位をソース１３に接続
する。このように接続すると、電荷はトンネル酸化物１
４を通してフローティングゲート１０から除去される。
【０００６】フラッシュメモリセル自体は何千回も信頼
性をもってプログラムされ、消去されるものとみなせる
が、そのような信頼性は高度にスケーリングされたフラ
ッシュセルと周辺トランジスタで保証される。それは、
高いプログラミング電圧がごく短時間だけフラッシュセ
ルと、スケーリング形周辺トランジスタとに接続される
ためである。典型的な従来の技術に従って構成された代
表的なスケーリング形周辺トランジスタ６を図１Ｂに示
す。図１Ｂからわかるように、周辺トランジスタ６は活
性シリコン領域７の上に熱二酸化シリコンから形成され
るわずかに厚い（１７５Å）周辺ゲート酸化物１６を有
する。この厚い周辺ゲート酸化物１６は、フラッシュセ
ルトンネル酸化物１４（図１Ａ）の場合とは異なってト
ンネル効果を発生させない。スケーリング形周辺トラン
ジスタ６は、ソース領域１８ａとドレイン領域１８ｂの
拡散輪郭形状を末端領域１７ａ及び１７ｂをそれぞれ含
むように変形させる酸化物スペーサ１８をさらに有す
る、「２段階」ソース−ドレイン構造は高度スケーリン
グ形デバイスにおけるホットキャリア効果を最小限に抑
えるために使用される場合が多い。スケーリング形周辺
トランジスタ６は、周辺制御ゲート１９に適切な電圧を
接続することによりターンオン，オフされる。周辺制御
ゲート１９は第２のポリシリコン層のみから形成されて
おり、第１のポリシリコン層１０（図１Ａ）と、ポリ間
誘電体層９（図１Ａ）とは不要である。
性をもってプログラムされ、消去されるものとみなせる
が、そのような信頼性は高度にスケーリングされたフラ
ッシュセルと周辺トランジスタで保証される。それは、
高いプログラミング電圧がごく短時間だけフラッシュセ
ルと、スケーリング形周辺トランジスタとに接続される
ためである。典型的な従来の技術に従って構成された代
表的なスケーリング形周辺トランジスタ６を図１Ｂに示
す。図１Ｂからわかるように、周辺トランジスタ６は活
性シリコン領域７の上に熱二酸化シリコンから形成され
るわずかに厚い（１７５Å）周辺ゲート酸化物１６を有
する。この厚い周辺ゲート酸化物１６は、フラッシュセ
ルトンネル酸化物１４（図１Ａ）の場合とは異なってト
ンネル効果を発生させない。スケーリング形周辺トラン
ジスタ６は、ソース領域１８ａとドレイン領域１８ｂの
拡散輪郭形状を末端領域１７ａ及び１７ｂをそれぞれ含
むように変形させる酸化物スペーサ１８をさらに有す
る、「２段階」ソース−ドレイン構造は高度スケーリン
グ形デバイスにおけるホットキャリア効果を最小限に抑
えるために使用される場合が多い。スケーリング形周辺
トランジスタ６は、周辺制御ゲート１９に適切な電圧を
接続することによりターンオン，オフされる。周辺制御
ゲート１９は第２のポリシリコン層のみから形成されて
おり、第１のポリシリコン層１０（図１Ａ）と、ポリ間
誘電体層９（図１Ａ）とは不要である。
【０００７】高電圧に耐えるために薄い（１１０Å）ト
ンネル酸化物層１４（図１Ａ）のみ又はスケーリング形
周辺ゲート酸化物１６（図１Ｂ）を有するトランジスタ
に１２ボルトの電圧を印加し続ければ、しばらくの後、
薄い酸化物にきわめて高い電界（１０７V／cm のオー
ダ）が印加されるために、いずれの酸化物も劣化してし
まうと予想される。以上のことは、フラッシュセルトラ
ンジスタをプログラミング電圧高電圧電源に切り換え自
在に接続するプログラミング電圧源スイッチの場合に特
に起こる。アレイ中のフラッシュトランジスタ５や、プ
ログラム回路又は消去回路の周辺トランジスタ６のよう
にセルがプログラム又は消去されるときにごく短時間プ
ログラミング電圧又は消去電圧を受けるのとは異なり、
電源スイッチは、その寿命の関係上、絶えず高いプログ
ラミング電圧にさらされている。ＭＯＳデバイスの製造
には制約があるため、ある特定のデバイスが回路の動作
中にどのような用途に使用されるかにかかわらず、全て
のトランジスタはチップ上に同時に形成されなければな
らない。これまで、１つの回路の中の高電圧下での使用
を含む様々に異なる用途に合わせて様々に異なるトラン
ジスタを製造することは、トランジスタの寸法が、通常
それらのトランジスタに印加される電位と一致する程度
までは問題にはなっていなかった。
ンネル酸化物層１４（図１Ａ）のみ又はスケーリング形
周辺ゲート酸化物１６（図１Ｂ）を有するトランジスタ
に１２ボルトの電圧を印加し続ければ、しばらくの後、
薄い酸化物にきわめて高い電界（１０７V／cm のオー
ダ）が印加されるために、いずれの酸化物も劣化してし
まうと予想される。以上のことは、フラッシュセルトラ
ンジスタをプログラミング電圧高電圧電源に切り換え自
在に接続するプログラミング電圧源スイッチの場合に特
に起こる。アレイ中のフラッシュトランジスタ５や、プ
ログラム回路又は消去回路の周辺トランジスタ６のよう
にセルがプログラム又は消去されるときにごく短時間プ
ログラミング電圧又は消去電圧を受けるのとは異なり、
電源スイッチは、その寿命の関係上、絶えず高いプログ
ラミング電圧にさらされている。ＭＯＳデバイスの製造
には制約があるため、ある特定のデバイスが回路の動作
中にどのような用途に使用されるかにかかわらず、全て
のトランジスタはチップ上に同時に形成されなければな
らない。これまで、１つの回路の中の高電圧下での使用
を含む様々に異なる用途に合わせて様々に異なるトラン
ジスタを製造することは、トランジスタの寸法が、通常
それらのトランジスタに印加される電位と一致する程度
までは問題にはなっていなかった。
【０００８】ところが、回路の動作速度と実装密度を増
すために一層小型のデバイスを求めてゆく中で、デバイ
スはさらに大きくスケーリングされている。スケーリン
グは、より大形の未スケーリングデバイスにおいては機
能するとわかっているパラメータに従って依然として機
能するより小形のデバイスを製造するために、回路の寸
法及びデバイスの構造を互いに比例して縮小する手順を
表わす総称的な用語である。デバイスをスケーリングし
たときに自然に起こる結果の１つは、あらゆるトランジ
スタの寸法を縮小したときに、基板チャネルと制御ゲー
トとの間の絶縁ゲート酸化物もそれに比例して縮小する
ということである。フラッシュメモリ自体の性能、すな
わち、大きさを増すためには周辺トランジスタのゲート
酸化物の厚さを減らすことが望ましいであろうが、スケ
ーリング形アレイや周辺デバイスについて形成される薄
い酸化物は、それらの周辺デバイスがアレイ中のどれよ
りも高い電圧の印加に、より長い時間にわたってさらさ
れるために、本来、問題となるものである。先の場合と
同様に、スケーリングの結果として損害を被るデバイス
の主な例は、フラッシュメモリセルをプログラミング電
圧電源に接続する電源スイッチとして機能するトランジ
スタである。セルをプログラム又は消去するときには、
フラッシュメモリセル及び大半の周辺のトランジスタは
数ミリ秒だけプログラミング電圧に接続されるにすぎな
いが、電源スイッチはフラッシュメモリセルのプログラ
ミング及び消去のために使用される高電圧電源に絶えず
さらされている。電源スイッチのゲート酸化物としてス
ケーリング形周辺トランジスタの酸化物の厚さを使用す
ると、電源スイッチとして機能すべき特殊な高電圧トラ
ンジスタを別個に製造するためにコストのかかる追加の
処理工程を経なければ、電源スイッチの信頼性を保証で
きない。
すために一層小型のデバイスを求めてゆく中で、デバイ
スはさらに大きくスケーリングされている。スケーリン
グは、より大形の未スケーリングデバイスにおいては機
能するとわかっているパラメータに従って依然として機
能するより小形のデバイスを製造するために、回路の寸
法及びデバイスの構造を互いに比例して縮小する手順を
表わす総称的な用語である。デバイスをスケーリングし
たときに自然に起こる結果の１つは、あらゆるトランジ
スタの寸法を縮小したときに、基板チャネルと制御ゲー
トとの間の絶縁ゲート酸化物もそれに比例して縮小する
ということである。フラッシュメモリ自体の性能、すな
わち、大きさを増すためには周辺トランジスタのゲート
酸化物の厚さを減らすことが望ましいであろうが、スケ
ーリング形アレイや周辺デバイスについて形成される薄
い酸化物は、それらの周辺デバイスがアレイ中のどれよ
りも高い電圧の印加に、より長い時間にわたってさらさ
れるために、本来、問題となるものである。先の場合と
同様に、スケーリングの結果として損害を被るデバイス
の主な例は、フラッシュメモリセルをプログラミング電
圧電源に接続する電源スイッチとして機能するトランジ
スタである。セルをプログラム又は消去するときには、
フラッシュメモリセル及び大半の周辺のトランジスタは
数ミリ秒だけプログラミング電圧に接続されるにすぎな
いが、電源スイッチはフラッシュメモリセルのプログラ
ミング及び消去のために使用される高電圧電源に絶えず
さらされている。電源スイッチのゲート酸化物としてス
ケーリング形周辺トランジスタの酸化物の厚さを使用す
ると、電源スイッチとして機能すべき特殊な高電圧トラ
ンジスタを別個に製造するためにコストのかかる追加の
処理工程を経なければ、電源スイッチの信頼性を保証で
きない。
【０００９】そこで、フラッシュセルに適用すべきトラ
ンジスタを設計するに際しては、一部のトランジスタは
１２ボルト（以上）の電位に絶えず耐えなければならな
い一方で、最適の動作速度と実装密度を得るために周辺
トランジスタをスケーリングすべきであることを考え
て、電源スイッチのゲート酸化物を周辺トランジスタの
ゲート酸化物の厚さ、すなわち、約１７５Åの厚さまで
縮小するというパラドクスに直面することになる。１７
５Åの酸化物は１２ボルトのプログラミング電圧を確実
には維持しないので、従来の方法では、より厚いゲート
酸化物をもつ周辺トランジスタを製造するために余分な
処理工程を必要とする。フラッシュメモリにおいては、
多数のアレイセルや高性能スケーリング形周辺トランジ
スタと比べて高電圧電源スイッチの数はごくわずかであ
るという点で、上記のパラドクスはさらに悪化する。通
常のコスト−利益分析によれば、スイッチング装置の信
頼性を向上させても、ごくわずかではあるが、重要であ
る装置を製造するために要求される追加の特殊処理の複
雑さが増し、コストは高くなり且つサイクル時間も長く
なるという問題を相殺できなかった。
ンジスタを設計するに際しては、一部のトランジスタは
１２ボルト（以上）の電位に絶えず耐えなければならな
い一方で、最適の動作速度と実装密度を得るために周辺
トランジスタをスケーリングすべきであることを考え
て、電源スイッチのゲート酸化物を周辺トランジスタの
ゲート酸化物の厚さ、すなわち、約１７５Åの厚さまで
縮小するというパラドクスに直面することになる。１７
５Åの酸化物は１２ボルトのプログラミング電圧を確実
には維持しないので、従来の方法では、より厚いゲート
酸化物をもつ周辺トランジスタを製造するために余分な
処理工程を必要とする。フラッシュメモリにおいては、
多数のアレイセルや高性能スケーリング形周辺トランジ
スタと比べて高電圧電源スイッチの数はごくわずかであ
るという点で、上記のパラドクスはさらに悪化する。通
常のコスト−利益分析によれば、スイッチング装置の信
頼性を向上させても、ごくわずかではあるが、重要であ
る装置を製造するために要求される追加の特殊処理の複
雑さが増し、コストは高くなり且つサイクル時間も長く
なるという問題を相殺できなかった。
【００１０】
【発明が解決しようとする課題】本発明は、処理工程を
追加せずに又は既存の工程をさらに複雑にせずにスケー
リング形フラッシュアレイトランジスタ及びスケーリン
グ形周辺トランジスタと同時に高電圧トランジスタを製
造する方法を提供する。以下にさらに詳細に説明する
が、本発明は、追加の誘電体蒸着又は誘電体規定の処理
工程を必要とせずにフラッシュメモリ回路の周辺に厚い
ゲート酸化物を含む頑丈な非スケーリング形トランジス
タの製造を可能にすることにより、従来の技術を改善す
る。本発明は、高電圧プログラミング電圧に対して電源
スイッチとして動作する周辺トランジスタ中により厚い
ゲート酸化物を製造するために、マスキング層並びに第
１のポリシリコン層及び第２のポリシリコン層の厚さを
含めて既存の従来の処理工程の利点を十分に利用する。
追加せずに又は既存の工程をさらに複雑にせずにスケー
リング形フラッシュアレイトランジスタ及びスケーリン
グ形周辺トランジスタと同時に高電圧トランジスタを製
造する方法を提供する。以下にさらに詳細に説明する
が、本発明は、追加の誘電体蒸着又は誘電体規定の処理
工程を必要とせずにフラッシュメモリ回路の周辺に厚い
ゲート酸化物を含む頑丈な非スケーリング形トランジス
タの製造を可能にすることにより、従来の技術を改善す
る。本発明は、高電圧プログラミング電圧に対して電源
スイッチとして動作する周辺トランジスタ中により厚い
ゲート酸化物を製造するために、マスキング層並びに第
１のポリシリコン層及び第２のポリシリコン層の厚さを
含めて既存の従来の処理工程の利点を十分に利用する。
【００１１】
【課題を解決するための手段】高度スケーリング形フラ
ッシュＥＥＰＲＯＭメモリ回路においてフラッシュＥＥ
ＰＲＯＭプログラミング制御電圧及びその消去制御電圧
を切り換えるための片側低濃度ドレインを組込んだ高電
圧金属酸化物半導体トランジスタと、それを製造する方
法とを開示する。高電圧トランジスタは、標準的な金属
酸化物半導体（ＭＯＳ）処理技術を使用して、工程の数
又は複雑さを増すことなくフラッシュアレイ及びスケー
リング形周辺トランジスタと同時に製造される。
ッシュＥＥＰＲＯＭメモリ回路においてフラッシュＥＥ
ＰＲＯＭプログラミング制御電圧及びその消去制御電圧
を切り換えるための片側低濃度ドレインを組込んだ高電
圧金属酸化物半導体トランジスタと、それを製造する方
法とを開示する。高電圧トランジスタは、標準的な金属
酸化物半導体（ＭＯＳ）処理技術を使用して、工程の数
又は複雑さを増すことなくフラッシュアレイ及びスケー
リング形周辺トランジスタと同時に製造される。
【００１２】従来のＬＯＣＯＳ方法に従って、＜１００
＞ｐ型シリコンの中に、フィールド酸化物分離構造によ
り分離された活性シリコン領域を形成する。マスキング
窒化シリコン層及び応力除去酸化シリコン層の除去に続
いて、３５０Åの犠牲熱酸化物層を成長させ、それと同
時に、Ｋｏｏｉ効果によって活性シリコン面から残留窒
化シリコンを除去し、１２ボルトのフラッシュプログラ
ミング電圧及び消去電圧を制御するデバイスのゲート酸
化物層を形成する。フラッシュセルの閾値調整のための
注入に続いて、従来のエッチング方法の間にフラッシュ
アレイトランジスタの活性領域の上を除くあらゆる回路
領域で犠牲酸化物を保存することにより、犠牲酸化物か
ら高電圧トランジスタゲート酸化物を形成する。エッチ
ング中、高電圧トランジスタの上で、犠牲層は適切に限
定したフラッシュセル注入マスクによって形成したフォ
トレジスト層により保護される。
＞ｐ型シリコンの中に、フィールド酸化物分離構造によ
り分離された活性シリコン領域を形成する。マスキング
窒化シリコン層及び応力除去酸化シリコン層の除去に続
いて、３５０Åの犠牲熱酸化物層を成長させ、それと同
時に、Ｋｏｏｉ効果によって活性シリコン面から残留窒
化シリコンを除去し、１２ボルトのフラッシュプログラ
ミング電圧及び消去電圧を制御するデバイスのゲート酸
化物層を形成する。フラッシュセルの閾値調整のための
注入に続いて、従来のエッチング方法の間にフラッシュ
アレイトランジスタの活性領域の上を除くあらゆる回路
領域で犠牲酸化物を保存することにより、犠牲酸化物か
ら高電圧トランジスタゲート酸化物を形成する。エッチ
ング中、高電圧トランジスタの上で、犠牲層は適切に限
定したフラッシュセル注入マスクによって形成したフォ
トレジスト層により保護される。
【００１３】ＨＦトンネル酸化物の予備洗浄に続いて、
フラッシュセルトンネル酸化物層を成長させると、その
厚さはほぼ予備洗浄に除去された量に達するので、高電
圧トランジスタゲート酸化物の最終厚さは３５０Åとな
る。その後、フローティングゲートとしての第１のポリ
シリコン層と、ポリ間誘電体と、周辺ゲート酸化物と、
制御ゲートとしての第２のポリシリコン層とを公知の方
法により形成する。第２のポリシリコン層は第１のポリ
シリコン層（１５００Å）の約２倍の厚さ（３５００
Å）であり、好ましい実施例では、ポリシリコンと、ケ
イ化タングステン（ポリサイド）の２層構造から構成さ
れている。第１のポリシリコン及び第２のポリシリコン
層と、周辺ゲート酸化物層のパターン限定も公知の方法
によって実行され、その場合、第２のポリシリコン層か
ら形成される線路の寸法は第１のポリシリコン層から形
成される線路をその後に続く酸化工程の間に保護するよ
うに設定される。
フラッシュセルトンネル酸化物層を成長させると、その
厚さはほぼ予備洗浄に除去された量に達するので、高電
圧トランジスタゲート酸化物の最終厚さは３５０Åとな
る。その後、フローティングゲートとしての第１のポリ
シリコン層と、ポリ間誘電体と、周辺ゲート酸化物と、
制御ゲートとしての第２のポリシリコン層とを公知の方
法により形成する。第２のポリシリコン層は第１のポリ
シリコン層（１５００Å）の約２倍の厚さ（３５００
Å）であり、好ましい実施例では、ポリシリコンと、ケ
イ化タングステン（ポリサイド）の２層構造から構成さ
れている。第１のポリシリコン及び第２のポリシリコン
層と、周辺ゲート酸化物層のパターン限定も公知の方法
によって実行され、その場合、第２のポリシリコン層か
ら形成される線路の寸法は第１のポリシリコン層から形
成される線路をその後に続く酸化工程の間に保護するよ
うに設定される。
【００１４】片側低濃度ドレイン（ＬＤＤ）構造は、適
切なソース−ドレイン注入マスクを使用することによ
り、ｎチャネル高電圧デバイスの中に形成される。この
マスクは高電圧ｎチャネルデバイスのゲート−ドレイン
間領域の上でのみ大量のｎ+ ソース−ドレイン不純物注
入を阻止し、それにより、ホットキャリア効果を最小限
に抑え、その一方で、ソース−チャネル間インピーダン
スを増加させることはない。最後に、高電圧トランジス
タのポリ１線路に対して金属−ポリ間接点を直接に形成
する。第１のポリシリコン層は高電圧トランジスタの制
御ゲートとして作用する。以下の詳細な説明及び本発明
の好ましい実施例を示す添付の図面によって本発明はさ
らに十分に理解されるであろう。
切なソース−ドレイン注入マスクを使用することによ
り、ｎチャネル高電圧デバイスの中に形成される。この
マスクは高電圧ｎチャネルデバイスのゲート−ドレイン
間領域の上でのみ大量のｎ+ ソース−ドレイン不純物注
入を阻止し、それにより、ホットキャリア効果を最小限
に抑え、その一方で、ソース−チャネル間インピーダン
スを増加させることはない。最後に、高電圧トランジス
タのポリ１線路に対して金属−ポリ間接点を直接に形成
する。第１のポリシリコン層は高電圧トランジスタの制
御ゲートとして作用する。以下の詳細な説明及び本発明
の好ましい実施例を示す添付の図面によって本発明はさ
らに十分に理解されるであろう。
【００１５】
【実施例】本発明は、片側低濃度ドレインを伴う高電圧
金属酸化物半導体（「ＭＯＳ」）トランジスタ構造と、
スケーリング形フラッシュＥＥＰＲＯＭアレイ及びスケ
ーリング形周辺トランジスタと同時に高電圧トランジス
タを製造する方法とを説明する。以下の説明中、本発明
を完全に理解させるために、厚さ、温度などの特定の事
項を数多く詳細に挙げるが、特定の詳細な事項がなくと
も本発明を実施しうることは当業者には自明であろう。
また、場合によっては、本発明を無用にわかりにくくし
ないために周知の処理工程や周知のデバイス構造を説明
しなかった。
金属酸化物半導体（「ＭＯＳ」）トランジスタ構造と、
スケーリング形フラッシュＥＥＰＲＯＭアレイ及びスケ
ーリング形周辺トランジスタと同時に高電圧トランジス
タを製造する方法とを説明する。以下の説明中、本発明
を完全に理解させるために、厚さ、温度などの特定の事
項を数多く詳細に挙げるが、特定の詳細な事項がなくと
も本発明を実施しうることは当業者には自明であろう。
また、場合によっては、本発明を無用にわかりにくくし
ないために周知の処理工程や周知のデバイス構造を説明
しなかった。
【００１６】本発明の高電圧トランジスタは標準的な金
属酸化物半導体技術を採用して製造される。本発明はＭ
ＯＳ回路の中で高電圧トランジスタを必要とするどのよ
うなプロセスや用途にも適応できるので、どの特定の処
理を採用するかは重要ではない。高電圧トランジスタは
ネイティブ（ｎａｔｉｖｅ）ｎ型デバイス２０（図２Ａ
に示す）、ｐ型エンハンスメントデバイス１９（図２Ｂ
に示す）又はｎチャネルエンハンスメントデバイス（図
示せず）として製造されれば良い。ｎチャネルエンハン
スメントデバイスは、注入量が異なる点を除いて、ｎチ
ャネルネイティブデバイスと同一である。片側低濃度ド
レインはｎチャネルデバイスとネイティブデバイスにの
み組込まれる。好ましい実施例では、本発明のトランジ
スタ及び方法はフラッシュＥＥＰＲＯＭメモリデバイ
ス、又は基板とフローティングゲートとの間のキャリア
のトンネル効果に依存する他の何らかのデバイスを製造
するプロセスと関連して使用される。
属酸化物半導体技術を採用して製造される。本発明はＭ
ＯＳ回路の中で高電圧トランジスタを必要とするどのよ
うなプロセスや用途にも適応できるので、どの特定の処
理を採用するかは重要ではない。高電圧トランジスタは
ネイティブ（ｎａｔｉｖｅ）ｎ型デバイス２０（図２Ａ
に示す）、ｐ型エンハンスメントデバイス１９（図２Ｂ
に示す）又はｎチャネルエンハンスメントデバイス（図
示せず）として製造されれば良い。ｎチャネルエンハン
スメントデバイスは、注入量が異なる点を除いて、ｎチ
ャネルネイティブデバイスと同一である。片側低濃度ド
レインはｎチャネルデバイスとネイティブデバイスにの
み組込まれる。好ましい実施例では、本発明のトランジ
スタ及び方法はフラッシュＥＥＰＲＯＭメモリデバイ
ス、又は基板とフローティングゲートとの間のキャリア
のトンネル効果に依存する他の何らかのデバイスを製造
するプロセスと関連して使用される。
【００１７】以下の詳細な説明を通して、高電圧トラン
ジスタとそれを製造するための方法を主にｎチャネルネ
イティブデバイスに関連して説明する。ネイティブデバ
イスと、ｎ型エンハンスメントデバイスと、ｐ型エンハ
ンスメントデバイスとの構造と処理の相違点については
適宜説明する。さらに、製造過程の様々な時点で数多く
のＭＯＳ処理工程を参照する。本発明の高電圧トランジ
スタを得るために使用する全ての主要処理工程を広く概
観できるように補助する手段として、プロセスの流れを
図７に表の形で示す。以下の説明を読むに当たって図７
の表を参照してゆけば良い。
ジスタとそれを製造するための方法を主にｎチャネルネ
イティブデバイスに関連して説明する。ネイティブデバ
イスと、ｎ型エンハンスメントデバイスと、ｐ型エンハ
ンスメントデバイスとの構造と処理の相違点については
適宜説明する。さらに、製造過程の様々な時点で数多く
のＭＯＳ処理工程を参照する。本発明の高電圧トランジ
スタを得るために使用する全ての主要処理工程を広く概
観できるように補助する手段として、プロセスの流れを
図７に表の形で示す。以下の説明を読むに当たって図７
の表を参照してゆけば良い。
【００１８】そこで、図２Ａに関してさらに詳細に説明
する。図２Ａには、現時点で好ましい実施例の構造及び
方法を使用して製造した高電圧ｎチャネルネイティブト
ランジスタ２０が示されている。トランジスタ２０は、
結晶方向が＜１００＞で、１０〜１４Ω／cmの抵抗率を
有するｐ型シリコン基板２１の上に製造されている。高
電圧トランジスタ２０は、処理中、フラッシュアレイト
ランジスタ４０（図５Ａ）及びスケーリング形周辺トラ
ンジスタ５０（図６Ａ）と同時に製造される。従来の方
法に従って、マスキング用窒化シリコン層及び応力除去
酸化物層（図示せず）を使用して活性シリコン領域２２
をシリコンエッチング中に形成することにより、活性シ
リコン領域２２を形成する。活性シリコン領域２２にお
けるキャリア濃度はｐ形ドーパント（ホウ素）によって
発生する約１Ｅ１５（cm3 当たりキャリア数）である。
活性シリコン領域２２は公知のフィールド酸化物成長及
びＬＯＣＯＳ方法を使用することにより隣接するデバイ
スの活性シリコン領域から分離される。詳細にいえば、
フィールド酸化物２４は約６５００Åの厚さまで成長す
る。フィールド酸化物２４の成長に続いて、フラッシュ
アレイデバイス４０（図５Ａ）の熱トンネル酸化物４２
を成長させる準備として、マスキング用窒化シリコン層
及び応用除去酸化物層を除去する。一般に知られている
ＭＯＳ処理技法に従えば、Ｋｏｏｉが最初に発見したフ
ィールド酸化中の活性シリコンの残留窒化によって、ま
ず、熱犠牲酸化物２３が成長して、残留しているそのよ
うな窒化シリコンを酸化する。本発明の中心を成すの
は、犠牲酸化物２３が非常に高い品質のものであり、所
望のどのような厚さにも成長させうるという発見であ
る。本発明は、プログラミング電圧及び消去電圧に対し
て電源スイッチとして使用すべき高電圧トランジスタの
ゲート酸化物に要求される条件に適合する厚さまで犠牲
酸化物２３を成長させることにより、熱犠牲酸化物の高
品質の誘電性質の利点を十分に利用する。すなわち、本
発明における犠牲酸化物２３の成長は二重の目的を達成
することになる。その第１の目的は活性シリコン領域２
２から残留窒化シリコンのＫｏｏｉ効果を取り除くこと
であり、第２の目的はフラッシュ回路の周辺に形成され
る高電圧トランジスタ２０のゲート酸化物となるものを
形成することである。現時点で好ましいのは、乾燥酸化
環境の中で熱犠牲酸化物２３を３５０Åの公称厚さまで
成長させることである。ここで、犠牲酸化物２３は電気
的にはゲート酸化物として適用するために成長させたど
のような高品質熱酸化物とも同じであることに注意すべ
きである。
する。図２Ａには、現時点で好ましい実施例の構造及び
方法を使用して製造した高電圧ｎチャネルネイティブト
ランジスタ２０が示されている。トランジスタ２０は、
結晶方向が＜１００＞で、１０〜１４Ω／cmの抵抗率を
有するｐ型シリコン基板２１の上に製造されている。高
電圧トランジスタ２０は、処理中、フラッシュアレイト
ランジスタ４０（図５Ａ）及びスケーリング形周辺トラ
ンジスタ５０（図６Ａ）と同時に製造される。従来の方
法に従って、マスキング用窒化シリコン層及び応力除去
酸化物層（図示せず）を使用して活性シリコン領域２２
をシリコンエッチング中に形成することにより、活性シ
リコン領域２２を形成する。活性シリコン領域２２にお
けるキャリア濃度はｐ形ドーパント（ホウ素）によって
発生する約１Ｅ１５（cm3 当たりキャリア数）である。
活性シリコン領域２２は公知のフィールド酸化物成長及
びＬＯＣＯＳ方法を使用することにより隣接するデバイ
スの活性シリコン領域から分離される。詳細にいえば、
フィールド酸化物２４は約６５００Åの厚さまで成長す
る。フィールド酸化物２４の成長に続いて、フラッシュ
アレイデバイス４０（図５Ａ）の熱トンネル酸化物４２
を成長させる準備として、マスキング用窒化シリコン層
及び応用除去酸化物層を除去する。一般に知られている
ＭＯＳ処理技法に従えば、Ｋｏｏｉが最初に発見したフ
ィールド酸化中の活性シリコンの残留窒化によって、ま
ず、熱犠牲酸化物２３が成長して、残留しているそのよ
うな窒化シリコンを酸化する。本発明の中心を成すの
は、犠牲酸化物２３が非常に高い品質のものであり、所
望のどのような厚さにも成長させうるという発見であ
る。本発明は、プログラミング電圧及び消去電圧に対し
て電源スイッチとして使用すべき高電圧トランジスタの
ゲート酸化物に要求される条件に適合する厚さまで犠牲
酸化物２３を成長させることにより、熱犠牲酸化物の高
品質の誘電性質の利点を十分に利用する。すなわち、本
発明における犠牲酸化物２３の成長は二重の目的を達成
することになる。その第１の目的は活性シリコン領域２
２から残留窒化シリコンのＫｏｏｉ効果を取り除くこと
であり、第２の目的はフラッシュ回路の周辺に形成され
る高電圧トランジスタ２０のゲート酸化物となるものを
形成することである。現時点で好ましいのは、乾燥酸化
環境の中で熱犠牲酸化物２３を３５０Åの公称厚さまで
成長させることである。ここで、犠牲酸化物２３は電気
的にはゲート酸化物として適用するために成長させたど
のような高品質熱酸化物とも同じであることに注意すべ
きである。
【００１９】このようにして活性シリコン領域２２から
残留窒化シリコンを除去すると同時に、高電圧トランジ
スタのゲート酸化物を形成する絶縁層を成長させたなら
ば、高電圧トランジスタ２０の上を除く全ての回路領域
から犠牲酸化物層２３を最終的には除去しなければなら
ない。標準的なフラッシュメモリセル処理に適合するた
めには、まず、フラッシュセル閾値調整注入の際に使用
される適切にパターン規制したフォトマスクを利用する
ことにより、高電圧トランジスタの活性領域２２の上並
びに周辺トランジスタの上で犠牲酸化物２３を維持す
る。ここで重要であるのは、フォトマスクが閾値調整注
入すべきフラッシュセル領域を規定するのに加えて、犠
牲酸化物２３が最終的に高電圧トランジスタ２０のゲー
ト酸化物として残る領域を規定する目的でも使用される
ということである。フラッシュセル閾値調整注入に続い
て、ウェットエッチング又はドライエッチングを含むい
くつかの公知の熱酸化物エッチング方法の中のいずれか
を使用して、活性領域２２の上を除く全ての領域から犠
牲酸化物２３を除去する。フラッシュメモリアレイから
犠牲酸化物２３を除去した後、フォトレジストマスクを
剥ぎ取り、シリコンウェハの酸化に備えてＨＦ予備洗浄
作業を行う。このＨＦ予備洗浄は犠牲酸化物２３から約
５０Åを除去する。次に、図５Ａに幅方向横断面図で示
すフラッシュアレイトランジスタ４０のトンネル酸化物
４２を成長させるために、シリコンウェハを乾燥酸化炉
の中に入れる。公知のフラッシュメモリ処理技法によれ
ば、トンネル酸化物４２は約１１５Åの厚さまで成長す
るが、これは、同時に、高電圧トランジスタ２０の活性
シリコン領域２２の上に残留する犠牲酸化物２３の厚さ
に再び５０Åを加えることになる。この時点で、全ての
トランジスタ活性領域２２（図２Ａ）、４１（図５Ａ）
及び５２（図６Ａ）が形成され、フィールド酸化物分離
構造２４は形成され終わっている。さらに、電気絶縁性
トンネル酸化物４２（図５Ａ）及び犠牲酸化物２３（図
２Ａ）はフラッシュメモリアレイセル４０と高電圧トラ
ンジスタ２０に差異をもって付着している。犠牲酸化物
２３は活性領域２２の上に残留しており、高電圧トラン
ジスタ２０のゲート酸化物として機能するので、以後、
犠牲酸化物２３を高電圧ゲート酸化物２３と呼ぶ。
残留窒化シリコンを除去すると同時に、高電圧トランジ
スタのゲート酸化物を形成する絶縁層を成長させたなら
ば、高電圧トランジスタ２０の上を除く全ての回路領域
から犠牲酸化物層２３を最終的には除去しなければなら
ない。標準的なフラッシュメモリセル処理に適合するた
めには、まず、フラッシュセル閾値調整注入の際に使用
される適切にパターン規制したフォトマスクを利用する
ことにより、高電圧トランジスタの活性領域２２の上並
びに周辺トランジスタの上で犠牲酸化物２３を維持す
る。ここで重要であるのは、フォトマスクが閾値調整注
入すべきフラッシュセル領域を規定するのに加えて、犠
牲酸化物２３が最終的に高電圧トランジスタ２０のゲー
ト酸化物として残る領域を規定する目的でも使用される
ということである。フラッシュセル閾値調整注入に続い
て、ウェットエッチング又はドライエッチングを含むい
くつかの公知の熱酸化物エッチング方法の中のいずれか
を使用して、活性領域２２の上を除く全ての領域から犠
牲酸化物２３を除去する。フラッシュメモリアレイから
犠牲酸化物２３を除去した後、フォトレジストマスクを
剥ぎ取り、シリコンウェハの酸化に備えてＨＦ予備洗浄
作業を行う。このＨＦ予備洗浄は犠牲酸化物２３から約
５０Åを除去する。次に、図５Ａに幅方向横断面図で示
すフラッシュアレイトランジスタ４０のトンネル酸化物
４２を成長させるために、シリコンウェハを乾燥酸化炉
の中に入れる。公知のフラッシュメモリ処理技法によれ
ば、トンネル酸化物４２は約１１５Åの厚さまで成長す
るが、これは、同時に、高電圧トランジスタ２０の活性
シリコン領域２２の上に残留する犠牲酸化物２３の厚さ
に再び５０Åを加えることになる。この時点で、全ての
トランジスタ活性領域２２（図２Ａ）、４１（図５Ａ）
及び５２（図６Ａ）が形成され、フィールド酸化物分離
構造２４は形成され終わっている。さらに、電気絶縁性
トンネル酸化物４２（図５Ａ）及び犠牲酸化物２３（図
２Ａ）はフラッシュメモリアレイセル４０と高電圧トラ
ンジスタ２０に差異をもって付着している。犠牲酸化物
２３は活性領域２２の上に残留しており、高電圧トラン
ジスタ２０のゲート酸化物として機能するので、以後、
犠牲酸化物２３を高電圧ゲート酸化物２３と呼ぶ。
【００２０】その後、リンを添加した多結晶シリコン
（ポリシリコン）の層を公知の方法により蒸着し、フォ
トマスキングする。フォトレジストの塗布とパターン形
成に続いて、第１のポリシリコン層、すなわち、ポリ１
層をエッチングして全てのフラッシュアレイトランジス
タ４０のフローティングゲート４３を形成すると共に、
高電圧トランジスタ２０の制御ゲート２７を形成する。
普通のフラッシュメモリセルアレイ処理によれば、フロ
ーティングゲートを形成すべき箇所を除く全ての回路領
域からポリ１を除去すべきであることが示唆されるであ
ろう。ところが、現時点で好ましい実施例では、ポリ１
は高電圧トランジスタ２０の活性制御ゲート２７を形成
し、従って、先に活性領域２２の上に規定した高電圧ゲ
ート酸化物２３の上では維持されなければならない。言
いかえれば、ポリ１は従来の教示に従えば通常は見出さ
れないであろうと思われる周辺回路領域に残る。ポリ１
は本発明では二重の目的を果たす。第１に、周辺領域に
ポリ１を残すことにより、高電圧トランジスタ２０のチ
ャネル領域を覆っている高電圧ゲート酸化物２３は後続
するエッチング工程の間も保護される。第２に、高電圧
トランジスタ２０の上に残っているポリ１は、ｎ形高電
圧周辺デバイスとｐ型高電圧周辺デバイスの双方につい
て、後のＶt 閾値調整注入の間、注入マスクとして働
く。高電圧トランジスタの上のポリ１を保持することに
より、ポリ１の下方にははるかに厚い高電圧酸化物２３
があるために高電圧トランジスタの閾値は、当然、はる
かに高くなる。従って、高電圧デバイスに関して、Ｖt
注入量を過剰に多くすることなく好都合な閾値電圧が得
られるであろう。ここで、形成されている高電圧トラン
ジスタ２０はスケーリング形周辺トランジスタ５０と比
べて高性能のデバイスではないことが思い起こされる。
むしろ、高電圧トランジスタ２０の利点は高電圧プログ
ラミング電圧及び高電圧消去電圧を阻止し、切り換える
ときに実現されるのである。尚、そのようなスイッチは
絶えず１２ボルトの供給電位に接続している。
（ポリシリコン）の層を公知の方法により蒸着し、フォ
トマスキングする。フォトレジストの塗布とパターン形
成に続いて、第１のポリシリコン層、すなわち、ポリ１
層をエッチングして全てのフラッシュアレイトランジス
タ４０のフローティングゲート４３を形成すると共に、
高電圧トランジスタ２０の制御ゲート２７を形成する。
普通のフラッシュメモリセルアレイ処理によれば、フロ
ーティングゲートを形成すべき箇所を除く全ての回路領
域からポリ１を除去すべきであることが示唆されるであ
ろう。ところが、現時点で好ましい実施例では、ポリ１
は高電圧トランジスタ２０の活性制御ゲート２７を形成
し、従って、先に活性領域２２の上に規定した高電圧ゲ
ート酸化物２３の上では維持されなければならない。言
いかえれば、ポリ１は従来の教示に従えば通常は見出さ
れないであろうと思われる周辺回路領域に残る。ポリ１
は本発明では二重の目的を果たす。第１に、周辺領域に
ポリ１を残すことにより、高電圧トランジスタ２０のチ
ャネル領域を覆っている高電圧ゲート酸化物２３は後続
するエッチング工程の間も保護される。第２に、高電圧
トランジスタ２０の上に残っているポリ１は、ｎ形高電
圧周辺デバイスとｐ型高電圧周辺デバイスの双方につい
て、後のＶt 閾値調整注入の間、注入マスクとして働
く。高電圧トランジスタの上のポリ１を保持することに
より、ポリ１の下方にははるかに厚い高電圧酸化物２３
があるために高電圧トランジスタの閾値は、当然、はる
かに高くなる。従って、高電圧デバイスに関して、Ｖt
注入量を過剰に多くすることなく好都合な閾値電圧が得
られるであろう。ここで、形成されている高電圧トラン
ジスタ２０はスケーリング形周辺トランジスタ５０と比
べて高性能のデバイスではないことが思い起こされる。
むしろ、高電圧トランジスタ２０の利点は高電圧プログ
ラミング電圧及び高電圧消去電圧を阻止し、切り換える
ときに実現されるのである。尚、そのようなスイッチは
絶えず１２ボルトの供給電位に接続している。
【００２１】ポリ１を形成した後、適切な厚さの二酸化
シリコンから成るポリ間誘電体層を成長させる。図５Ｂ
の幅方向横断面図に示すように、通常はＯＮＯ層４４と
呼ばれる酸化物／窒化物／酸化物サンドイッチ層を成長
させるのが好ましいであろう。ポリ間ＯＮＯ誘電体層４
４を蒸着した後、フォトレジスト層を塗布し、パターン
を決めて、フラッシュアレイトランジスタ４０の上を除
く全ての領域からポリ間誘電体を除去する。詳細にいえ
ば、高電圧トランジスタ２０の上を含む周辺領域からポ
リ間ＯＮＯ誘電体層４４を完全に取り除くのである。こ
の時点で、熱周辺ゲート酸化物２８は約１７５Åの厚さ
まで成長しており、そこから、全てのスケーリング形周
辺デバイス５０（図６Ｂ）の周辺トランジスタゲート誘
電体５８（図６Ｂ）が形成されることになる。高電圧ト
ランジスタ２０が形成されている領域では、周辺ゲート
酸化物２８は制御ゲート２７を含む全デバイスを被覆す
る。制御ゲート２７は高電圧トランジスタ２０に関して
高電圧ゲート酸化物層２３の上面に形成すべきソースと
ドレインとの中間に位置しているので、制御ゲート２７
の上に成長した周辺ゲート酸化物２８は追加のパターン
形成又はエッチングの工程を要求せずに自ら制御ゲート
に従う形状になる。
シリコンから成るポリ間誘電体層を成長させる。図５Ｂ
の幅方向横断面図に示すように、通常はＯＮＯ層４４と
呼ばれる酸化物／窒化物／酸化物サンドイッチ層を成長
させるのが好ましいであろう。ポリ間ＯＮＯ誘電体層４
４を蒸着した後、フォトレジスト層を塗布し、パターン
を決めて、フラッシュアレイトランジスタ４０の上を除
く全ての領域からポリ間誘電体を除去する。詳細にいえ
ば、高電圧トランジスタ２０の上を含む周辺領域からポ
リ間ＯＮＯ誘電体層４４を完全に取り除くのである。こ
の時点で、熱周辺ゲート酸化物２８は約１７５Åの厚さ
まで成長しており、そこから、全てのスケーリング形周
辺デバイス５０（図６Ｂ）の周辺トランジスタゲート誘
電体５８（図６Ｂ）が形成されることになる。高電圧ト
ランジスタ２０が形成されている領域では、周辺ゲート
酸化物２８は制御ゲート２７を含む全デバイスを被覆す
る。制御ゲート２７は高電圧トランジスタ２０に関して
高電圧ゲート酸化物層２３の上面に形成すべきソースと
ドレインとの中間に位置しているので、制御ゲート２７
の上に成長した周辺ゲート酸化物２８は追加のパターン
形成又はエッチングの工程を要求せずに自ら制御ゲート
に従う形状になる。
【００２２】図３Ｂ及び図６Ａを参照して簡単に説明す
ると、１７５Åの周辺ゲート酸化物２８は周辺トランジ
スタ５０の活性領域５２のチャネルのすぐ上に位置して
おり、一方、高電圧ゲート酸化物層２３は高電圧トラン
ジスタ２０の活性領域２２の上方に現れる（図３Ａ〜図
３Ｂ）。制御ゲート２７はスケーリング形周辺高性能ト
ランジスタ５０には存在しておらず（図６Ａ〜Ｄ）、ポ
リ１は高電圧制御ゲート２７を形成するために使用され
るエッチング工程の間にスケーリング形高性能トランジ
スタ５０の上から除去される（図２Ａ及び図３Ａ）。そ
の代わりに、スケーリング形高性能トランジスタ５０は
上述の周辺ゲート酸化物２８の上に第２のポリシリコン
（ポリ２）層（まだ蒸着されていない）から形成され
る。
ると、１７５Åの周辺ゲート酸化物２８は周辺トランジ
スタ５０の活性領域５２のチャネルのすぐ上に位置して
おり、一方、高電圧ゲート酸化物層２３は高電圧トラン
ジスタ２０の活性領域２２の上方に現れる（図３Ａ〜図
３Ｂ）。制御ゲート２７はスケーリング形周辺高性能ト
ランジスタ５０には存在しておらず（図６Ａ〜Ｄ）、ポ
リ１は高電圧制御ゲート２７を形成するために使用され
るエッチング工程の間にスケーリング形高性能トランジ
スタ５０の上から除去される（図２Ａ及び図３Ａ）。そ
の代わりに、スケーリング形高性能トランジスタ５０は
上述の周辺ゲート酸化物２８の上に第２のポリシリコン
（ポリ２）層（まだ蒸着されていない）から形成され
る。
【００２３】次に、第２のポリシリコン層（ポリ２と呼
ぶ）を蒸着するが、好ましい実施例では、この層はポリ
シリコンの層と、ケイ化タングステンの層とから成る２
層構造を構成する。ポリ２は、図５Ｃの縦方向横断面図
に示す全てのフラッシュメモリアレイセルトランジスタ
４０の制御ゲート４５を形成する。ポリ２は、図６Ｃ及
び図６Ｄに示すように、フラッシュ回路の周辺にスケー
リング形高性能トランジスタの活性制御ゲート５９をも
形成する。ポリ２は物理的にはフラッシュセルトランジ
スタ４０の制御ゲート４５及びスケーリング形周辺トラ
ンジスタ５０のゲート５９を形成するために使用される
のと同一の材料であるが、別個の構造を製造するために
ポリ２は別個にマスキングされ、エッチングされる。す
なわち、まず、適切なフォトリトグラフィ工程とエッチ
ング工程を経てフラッシュセル制御ゲート４５を形成す
る。その後に周辺トランジスタのゲート５９を同様にし
て形成する。
ぶ）を蒸着するが、好ましい実施例では、この層はポリ
シリコンの層と、ケイ化タングステンの層とから成る２
層構造を構成する。ポリ２は、図５Ｃの縦方向横断面図
に示す全てのフラッシュメモリアレイセルトランジスタ
４０の制御ゲート４５を形成する。ポリ２は、図６Ｃ及
び図６Ｄに示すように、フラッシュ回路の周辺にスケー
リング形高性能トランジスタの活性制御ゲート５９をも
形成する。ポリ２は物理的にはフラッシュセルトランジ
スタ４０の制御ゲート４５及びスケーリング形周辺トラ
ンジスタ５０のゲート５９を形成するために使用される
のと同一の材料であるが、別個の構造を製造するために
ポリ２は別個にマスキングされ、エッチングされる。す
なわち、まず、適切なフォトリトグラフィ工程とエッチ
ング工程を経てフラッシュセル制御ゲート４５を形成す
る。その後に周辺トランジスタのゲート５９を同様にし
て形成する。
【００２４】以下に説明する通り、ポリ２は高電圧トラ
ンジスタ２０でも有利に使用される。ポリ２は高電圧ト
ランジスタ２０に電気的に活性の構造を形成する目的で
は使用されないが、図２Ａ、図２Ｂ及び図３Ｃに示すよ
うに最終的にパターン限定され、エッチングされたポリ
２線路２９は、後続する先端注入工程とソース−ドレイ
ン注入工程の間に、注入マスクとしての機能を果たす。
先端注入とソース−ドレイン注入に際して注入物質が薄
いポリ１を通してチャネルの中へ侵入するという望まし
くない事態を阻止することは、高電圧トランジスタ２０
において２つの有益な効果を発揮する。すなわち、最終
チャネル長さ（Ｌｅｆｆ）をより精密に制御すると共
に、デバイスの閾値が変化するのを阻止する。
ンジスタ２０でも有利に使用される。ポリ２は高電圧ト
ランジスタ２０に電気的に活性の構造を形成する目的で
は使用されないが、図２Ａ、図２Ｂ及び図３Ｃに示すよ
うに最終的にパターン限定され、エッチングされたポリ
２線路２９は、後続する先端注入工程とソース−ドレイ
ン注入工程の間に、注入マスクとしての機能を果たす。
先端注入とソース−ドレイン注入に際して注入物質が薄
いポリ１を通してチャネルの中へ侵入するという望まし
くない事態を阻止することは、高電圧トランジスタ２０
において２つの有益な効果を発揮する。すなわち、最終
チャネル長さ（Ｌｅｆｆ）をより精密に制御すると共
に、デバイスの閾値が変化するのを阻止する。
【００２５】第１の機能に関していえば、ポリ２線路２
９は、後続する先端注入及びソース−ドレイン注入の間
にソース２６ｂとドレイン２６ａの先端領域２５ｂ及び
２５ａの間の活性領域２２に形成されるチャネルにドー
パントが偶発的に侵入するのを阻止する働きをする。先
端領域２５ａ及び２５ｂをポリ２線路２９の下方の領域
から有効に排除することは、高電圧トランジスタ２０の
有効ゲート長さ（Ｌｅｆｆとして示す）が認められるほ
ど狭まるように保証するのに有用である。図３Ｃは、先
端注入の直後の先端領域２５ａ及び２５ｂを示す。
９は、後続する先端注入及びソース−ドレイン注入の間
にソース２６ｂとドレイン２６ａの先端領域２５ｂ及び
２５ａの間の活性領域２２に形成されるチャネルにドー
パントが偶発的に侵入するのを阻止する働きをする。先
端領域２５ａ及び２５ｂをポリ２線路２９の下方の領域
から有効に排除することは、高電圧トランジスタ２０の
有効ゲート長さ（Ｌｅｆｆとして示す）が認められるほ
ど狭まるように保証するのに有用である。図３Ｃは、先
端注入の直後の先端領域２５ａ及び２５ｂを示す。
【００２６】本発明の第２の主要な特徴に関して、次に
新規な片側ＬＤＤを説明する。通常、ＭＯＳデバイスの
製造においては、注入されるドーパントをマスキングす
るために先に限定したゲートと制御線路を使用して、ソ
ース又はドレインを形成すべき領域で必要とされる特定
の種類のドーパントを均一に注入することにより、自己
整合ソース領域及びドレイン領域を形成する。自己整合
ソースとドレインは、たとえば、図２Ｂ（ソース３８ａ
及びドレイン３８ｂ）、図５Ｃ（ソース４７ａ及びドレ
イン４７ｂ）及び図６Ｃ（ソース５８ａ及びドレイン５
８ｂ）に示されている。先端注入領域４１ａ及び４１ｂ
（図２Ｂ）並びに５７ａ及び５７ｂ（図６Ｃ）も同様に
自己整合領域であることがわかる。一般に、ＭＯＳデバ
イスのゲートを含めて、周囲領域に対して相当の重なり
合いが起こる。アレイトランジスタ又はスケーリング形
周辺トランジスタについては自己整合ソースとドレイン
は望ましいのであるが、高電圧用途の場合には、自己整
合し、対称形であるソースとドレインは、特に高度スケ
ーリング形デバイスにおいて、適正なＬＤＤを形成しな
いと望ましくないホットキャリア効果を引き起こすもの
と考えられる。ホットキャリア現象は、たとえば、Ｓｚ
ｅのＰｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ（第２版、１９８１年刊）や、Ｗｏ
ｌｆの Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏ
ｒ ｔｈｅ ＶＬＳＩ Ｅｒａ第２巻（１９９０年刊）
などの文献に詳細に説明されている。ホットキャリア効
果と、その結果として起こる正孔−電子対の発生を現象
させる方法として従来より知られているものの中には、
先行する先端注入に続くソース−ドレイン注入を部分的
に阻止するために、制御ゲートの側方で酸化物スペーサ
を使用する方法がある。ところが、図６Ｃに示す高度ス
ケーリング形周辺トランジスタについては最適のＬＤＤ
形成は、スケーリング形ポリ１の厚さがフラッシュＥＥ
ＰＲＯＭセルに最適であるために、高電圧トランジスタ
（図２Ａ）においては起こらない。追加の酸化物層を成
長させると共に、高電圧トランジスタのためのＬＤＤ構
造を適正に形成するためにさらに別の処理工程を採用
し、それにより、処理を複雑にするということをしなけ
れば、高電圧トランジスタの信頼性は損なわれてしまう
であろう。加えて、対称形のＬＤＤ構造を有するトラン
ジスタでは、ドレインのホットキャリア効果は低減する
が、ソース−チャネル間インピーダンスが増加するの
で、ゲート−ソース間電圧は低下し、そのため、電流駆
動は減少する。
新規な片側ＬＤＤを説明する。通常、ＭＯＳデバイスの
製造においては、注入されるドーパントをマスキングす
るために先に限定したゲートと制御線路を使用して、ソ
ース又はドレインを形成すべき領域で必要とされる特定
の種類のドーパントを均一に注入することにより、自己
整合ソース領域及びドレイン領域を形成する。自己整合
ソースとドレインは、たとえば、図２Ｂ（ソース３８ａ
及びドレイン３８ｂ）、図５Ｃ（ソース４７ａ及びドレ
イン４７ｂ）及び図６Ｃ（ソース５８ａ及びドレイン５
８ｂ）に示されている。先端注入領域４１ａ及び４１ｂ
（図２Ｂ）並びに５７ａ及び５７ｂ（図６Ｃ）も同様に
自己整合領域であることがわかる。一般に、ＭＯＳデバ
イスのゲートを含めて、周囲領域に対して相当の重なり
合いが起こる。アレイトランジスタ又はスケーリング形
周辺トランジスタについては自己整合ソースとドレイン
は望ましいのであるが、高電圧用途の場合には、自己整
合し、対称形であるソースとドレインは、特に高度スケ
ーリング形デバイスにおいて、適正なＬＤＤを形成しな
いと望ましくないホットキャリア効果を引き起こすもの
と考えられる。ホットキャリア現象は、たとえば、Ｓｚ
ｅのＰｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ（第２版、１９８１年刊）や、Ｗｏ
ｌｆの Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏ
ｒ ｔｈｅ ＶＬＳＩ Ｅｒａ第２巻（１９９０年刊）
などの文献に詳細に説明されている。ホットキャリア効
果と、その結果として起こる正孔−電子対の発生を現象
させる方法として従来より知られているものの中には、
先行する先端注入に続くソース−ドレイン注入を部分的
に阻止するために、制御ゲートの側方で酸化物スペーサ
を使用する方法がある。ところが、図６Ｃに示す高度ス
ケーリング形周辺トランジスタについては最適のＬＤＤ
形成は、スケーリング形ポリ１の厚さがフラッシュＥＥ
ＰＲＯＭセルに最適であるために、高電圧トランジスタ
（図２Ａ）においては起こらない。追加の酸化物層を成
長させると共に、高電圧トランジスタのためのＬＤＤ構
造を適正に形成するためにさらに別の処理工程を採用
し、それにより、処理を複雑にするということをしなけ
れば、高電圧トランジスタの信頼性は損なわれてしまう
であろう。加えて、対称形のＬＤＤ構造を有するトラン
ジスタでは、ドレインのホットキャリア効果は低減する
が、ソース−チャネル間インピーダンスが増加するの
で、ゲート−ソース間電圧は低下し、そのため、電流駆
動は減少する。
【００２７】本発明は、ポリ２線路２９を大量のソース
−ドレイン注入の間に使用される適切に制限した暗電界
マスクと組合わせて採用して、ここでは片側ＬＤＤと呼
ぶ非対称形のソース−ドレイン構造を形成することによ
り、複雑さが増すのを回避すると共に、対称形のＬＤＤ
を形成しないようにする。全てのｎチャネルデバイスの
ソースとドレインを注入するために暗電界マスクを使用
している限り、注入を高電圧トランジスタ２０のドレイ
ン側にのみそらせるために暗電界マスクに適切な方法に
より形成することにさらに大きな困難はない。暗電界ソ
ース−ドレイン注入マスクの適切な形状の開口は、ポリ
１線路と、回路設計者が暗電界マスク開口の「ソース
側」に付属させる「ソースＩＤ」層とから形成される活
性制御ゲート２７の境界を基準として使用して、ソース
−ドレイン注入が延出してはならない領域を論理的に確
定することにより合成される。このように、設計者自身
の労力を余分に要求することなく、あるいは、活性制御
ゲート２７に対して非対称形のソース−ドレイン注入を
実行するに際して追加のマスキング工程と、それに付随
するフォトリトグラフィ工程とを必要とせずに、フォト
マスクを数値に基づいて合成できるのである。図３Ｄを
参照すると、特別に合成した暗電界マスクがイオンの流
れを排除する場所を除いて、ソース−ドレインへのドー
パントは高電圧トランジスタ２０全体に均一に注入され
ることがわかる。片側ＬＤＤはｎチャネルデバイス及び
ネイティブ高電圧デバイスにのみ形成される。以下に説
明する理由によって、Ｐチャネルトランジスタ１９（図
２Ｂ）は片側ＬＤＤを含まず、従って、均一なソース−
ドレイン注入を受ける。
−ドレイン注入の間に使用される適切に制限した暗電界
マスクと組合わせて採用して、ここでは片側ＬＤＤと呼
ぶ非対称形のソース−ドレイン構造を形成することによ
り、複雑さが増すのを回避すると共に、対称形のＬＤＤ
を形成しないようにする。全てのｎチャネルデバイスの
ソースとドレインを注入するために暗電界マスクを使用
している限り、注入を高電圧トランジスタ２０のドレイ
ン側にのみそらせるために暗電界マスクに適切な方法に
より形成することにさらに大きな困難はない。暗電界ソ
ース−ドレイン注入マスクの適切な形状の開口は、ポリ
１線路と、回路設計者が暗電界マスク開口の「ソース
側」に付属させる「ソースＩＤ」層とから形成される活
性制御ゲート２７の境界を基準として使用して、ソース
−ドレイン注入が延出してはならない領域を論理的に確
定することにより合成される。このように、設計者自身
の労力を余分に要求することなく、あるいは、活性制御
ゲート２７に対して非対称形のソース−ドレイン注入を
実行するに際して追加のマスキング工程と、それに付随
するフォトリトグラフィ工程とを必要とせずに、フォト
マスクを数値に基づいて合成できるのである。図３Ｄを
参照すると、特別に合成した暗電界マスクがイオンの流
れを排除する場所を除いて、ソース−ドレインへのドー
パントは高電圧トランジスタ２０全体に均一に注入され
ることがわかる。片側ＬＤＤはｎチャネルデバイス及び
ネイティブ高電圧デバイスにのみ形成される。以下に説
明する理由によって、Ｐチャネルトランジスタ１９（図
２Ｂ）は片側ＬＤＤを含まず、従って、均一なソース−
ドレイン注入を受ける。
【００２８】図２Ａ〜図２Ｂ、図３Ｃ〜図３Ｄ及び図６
Ｃを参照して簡単に説明すると、ポリ２線路２９を形成
した後、片側ＬＤＤを形成することになる。リンとホウ
素の先端注入を実行して、ｎチャネルトランジスタ２０
と、ｐチャネルトランジスタ１９に先端領域２５ａ、２
５ｂ及び４１ａ、４１ｂをそれぞれ形成する。ホウ素の
先端注入をマスキングする。その後、公知の方法に従っ
てＬＤＤ酸化物を蒸着し、規定して、図６Ｃに示すよう
にスケーリング形周辺トランジスタに側方ＬＤＤ酸化物
スペーサ５５を形成する。尚、酸化物スペーサは高電圧
トランジスタ２０に痕跡程度存在しているが、余りに薄
いために、高電圧トランジスタ２０の動作に影響を及ぼ
すには至らないことに注意すべきである。最後に、大量
不純物添加のｎ+ ソース領域２６ｂとドレイン領域２６
ａをｎチャネル高電圧トランジスタ２０に合わせてマス
キングするが、マスキングのためのフォトレジスト３４
は、図３Ｄに示すように、ｎチャネルネイティブデバイ
スとｎチャネルエンハンスメントデバイスの双方に合わ
せて限定される。ｐチャネルデバイスはｎ+ ソース−ド
レイン注入中は完全にマスキングされるので、注入ドー
パントを全く受け入れない。ｎチャネルエンハンスメン
トデバイスとｎチャネルネイティブデバイスに塗布され
るフォトレジスト３４は先に形成したポリ２線路２９に
対して物理的に位置ずれしているので、大量のｎ+ ドー
パント注入はドレイン側にのみかたより、その結果、ソ
ース−ドレイン注入の輪郭形状は図２Ａ及び図３Ｄに示
すようになる。ｎ+ ソース−ドレイン注入に続いて、、
フォトレジスト３４を剥ぎ取り、ｐ+ ソース−ドレイン
注入に備えてウェハを再び被覆し、限定する。ｐ+ 注入
後、ｐチャネル高電圧トランジスタ１９はチャネルに隣
接する先端領域４１ａ及び４１ｂから側方に向かって延
出するソース３８ａとドレイン３８ｂを特徴とする構造
になる（図２Ｂ）。先に述べた通り、ｐチャネル高電圧
トランジスタ１９はＬＤＤ構造を含まずに製造されるた
め、側方に対称のｐ+ 注入を受ける。新規な片側ＬＤＤ
は高電圧トランジスタ２０のドレイン側でより低い電界
を発生させ、それにより、トランジスタの動作中、高電
圧トランジスタのゲート酸化物２３のホットキャリア劣
化を減少させる。さらに、高電圧トランジスタ２０の片
側ＬＤＤ構造は、ドレイン２６ａに見られる先端注入領
域２５ａと同様に、ソース２６ｂに広い高インピーダン
ス領域２５ｂを含めることを回避する。そうではなく、
図２Ａ及び図３Ｄに示すように、ソース−ドレインのヒ
素（Ａｓ）注入を高電圧トランジスタ２０のソース側で
ポリ１に対して自己整合させることにより、著しく短い
先端注入領域２５ｂを形成するのである。従って、ソー
ス側には非常に小さなＬＤＤ構造２５ｂを形成し、ソー
ス−チャネル間インピーダンスを決定するのは量の多い
Ａｓソース注入２６ｂである。
Ｃを参照して簡単に説明すると、ポリ２線路２９を形成
した後、片側ＬＤＤを形成することになる。リンとホウ
素の先端注入を実行して、ｎチャネルトランジスタ２０
と、ｐチャネルトランジスタ１９に先端領域２５ａ、２
５ｂ及び４１ａ、４１ｂをそれぞれ形成する。ホウ素の
先端注入をマスキングする。その後、公知の方法に従っ
てＬＤＤ酸化物を蒸着し、規定して、図６Ｃに示すよう
にスケーリング形周辺トランジスタに側方ＬＤＤ酸化物
スペーサ５５を形成する。尚、酸化物スペーサは高電圧
トランジスタ２０に痕跡程度存在しているが、余りに薄
いために、高電圧トランジスタ２０の動作に影響を及ぼ
すには至らないことに注意すべきである。最後に、大量
不純物添加のｎ+ ソース領域２６ｂとドレイン領域２６
ａをｎチャネル高電圧トランジスタ２０に合わせてマス
キングするが、マスキングのためのフォトレジスト３４
は、図３Ｄに示すように、ｎチャネルネイティブデバイ
スとｎチャネルエンハンスメントデバイスの双方に合わ
せて限定される。ｐチャネルデバイスはｎ+ ソース−ド
レイン注入中は完全にマスキングされるので、注入ドー
パントを全く受け入れない。ｎチャネルエンハンスメン
トデバイスとｎチャネルネイティブデバイスに塗布され
るフォトレジスト３４は先に形成したポリ２線路２９に
対して物理的に位置ずれしているので、大量のｎ+ ドー
パント注入はドレイン側にのみかたより、その結果、ソ
ース−ドレイン注入の輪郭形状は図２Ａ及び図３Ｄに示
すようになる。ｎ+ ソース−ドレイン注入に続いて、、
フォトレジスト３４を剥ぎ取り、ｐ+ ソース−ドレイン
注入に備えてウェハを再び被覆し、限定する。ｐ+ 注入
後、ｐチャネル高電圧トランジスタ１９はチャネルに隣
接する先端領域４１ａ及び４１ｂから側方に向かって延
出するソース３８ａとドレイン３８ｂを特徴とする構造
になる（図２Ｂ）。先に述べた通り、ｐチャネル高電圧
トランジスタ１９はＬＤＤ構造を含まずに製造されるた
め、側方に対称のｐ+ 注入を受ける。新規な片側ＬＤＤ
は高電圧トランジスタ２０のドレイン側でより低い電界
を発生させ、それにより、トランジスタの動作中、高電
圧トランジスタのゲート酸化物２３のホットキャリア劣
化を減少させる。さらに、高電圧トランジスタ２０の片
側ＬＤＤ構造は、ドレイン２６ａに見られる先端注入領
域２５ａと同様に、ソース２６ｂに広い高インピーダン
ス領域２５ｂを含めることを回避する。そうではなく、
図２Ａ及び図３Ｄに示すように、ソース−ドレインのヒ
素（Ａｓ）注入を高電圧トランジスタ２０のソース側で
ポリ１に対して自己整合させることにより、著しく短い
先端注入領域２５ｂを形成するのである。従って、ソー
ス側には非常に小さなＬＤＤ構造２５ｂを形成し、ソー
ス−チャネル間インピーダンスを決定するのは量の多い
Ａｓソース注入２６ｂである。
【００２９】以上の説明から、縮小したポリ２線路２９
は２つの目的をもつことがわかる。まず第１に、ポリ２
は、先に説明したように、先端注入及びソース−ドレイ
ン注入の際に注入を阻止する働きをし、その場合、ポリ
２は注入物質が活性チャネルに侵入するのを阻止する。
第２に、ポリ２は後続するいくつかの処理工程の間に下
方のポリ１線路を過剰酸化から保護する。現時点で好ま
しい実施例では、蒸着時のポリ１の面積抵抗は平方当た
り約４０００オームである。ポリ１のエッチングがわず
かに過剰になっただけでも、この既に高い値は許容しえ
ないほどに大きくなるおそれがある。そこで、高電圧ｎ
チャネルネイティブトランジスタ及び高電圧ｎチャネル
エンハンスメントトランジスタは図２Ａに図示される通
りに形成され、この場合、ソース２６ｂのｎ+ 領域はチ
ャネルのほぼ右側の縁まで延出し、先の先端注入作業か
ら残るのはごく小さなリン領域２５ｂのみである。逆
に、ｎ+ ドレイン領域２６ａはごく一部のみチャネルの
中へ延出し、濃度の低いｎ先端領域２５ａによってチャ
ネルからドレインに至る電子経路は完成する。従って、
本発明の片側ＬＤＤによってホットエレクトロン効果を
回避できると同時に、ソース２６ｂとチャネルとの間の
高インピーダンス条片を回避することが認められるであ
ろう。また、ここで、片側ＬＤＤ構造はＭＯＳフラッシ
ュメモリ回路のｎチャネルネイティブ高電圧トランジス
タ２０（図２Ａ）及びｎチャネルエンハンスメント高電
圧トランジスタ（図示せず）にのみ製造されるが、その
ような片側ＬＤＤは本発明の教示に従ってどのような高
電圧ＭＯＳへの適用に当たっても実現しうることが思い
起こされる。
は２つの目的をもつことがわかる。まず第１に、ポリ２
は、先に説明したように、先端注入及びソース−ドレイ
ン注入の際に注入を阻止する働きをし、その場合、ポリ
２は注入物質が活性チャネルに侵入するのを阻止する。
第２に、ポリ２は後続するいくつかの処理工程の間に下
方のポリ１線路を過剰酸化から保護する。現時点で好ま
しい実施例では、蒸着時のポリ１の面積抵抗は平方当た
り約４０００オームである。ポリ１のエッチングがわず
かに過剰になっただけでも、この既に高い値は許容しえ
ないほどに大きくなるおそれがある。そこで、高電圧ｎ
チャネルネイティブトランジスタ及び高電圧ｎチャネル
エンハンスメントトランジスタは図２Ａに図示される通
りに形成され、この場合、ソース２６ｂのｎ+ 領域はチ
ャネルのほぼ右側の縁まで延出し、先の先端注入作業か
ら残るのはごく小さなリン領域２５ｂのみである。逆
に、ｎ+ ドレイン領域２６ａはごく一部のみチャネルの
中へ延出し、濃度の低いｎ先端領域２５ａによってチャ
ネルからドレインに至る電子経路は完成する。従って、
本発明の片側ＬＤＤによってホットエレクトロン効果を
回避できると同時に、ソース２６ｂとチャネルとの間の
高インピーダンス条片を回避することが認められるであ
ろう。また、ここで、片側ＬＤＤ構造はＭＯＳフラッシ
ュメモリ回路のｎチャネルネイティブ高電圧トランジス
タ２０（図２Ａ）及びｎチャネルエンハンスメント高電
圧トランジスタ（図示せず）にのみ製造されるが、その
ような片側ＬＤＤは本発明の教示に従ってどのような高
電圧ＭＯＳへの適用に当たっても実現しうることが思い
起こされる。
【００３０】尚、現時点で好ましい高電圧トランジスタ
２０の構造は、図２Ａに示すように、ポリ１制御ゲート
２７と基板２１とを接触させるための埋め込み接点を必
要としないことに注意すべきである。そのため、図４Ｅ
及び図４Ｆに示すように、メタライズは接点金属３１に
より適切なパッシベーション層３５を介して、フィール
ド酸化物２４からポリ１制御ゲート２７へ直接に行われ
る。ポリ１への直接メタライズのもう１つの利点は、ポ
リ１への接触のために、通常のＥＰＲＯＭ又はＥＥＰＲ
ＯＭプロセス技法の場合には必要であると考えられる埋
め込み接点処理が不要になるということである。埋め込
み接点を排除すれば、処理は単純になる。現時点で好ま
しい方法によれば、図４Ｅ及び図４Ｆに示すように、ポ
リ１制御ゲート２７にその上方の層を通して適切な大き
さの開口を形成し、その後、アルミニウムなどの適切な
接点金属３１を蒸着することが必要なだけである。さら
に、ポリ１制御ゲート２７は単に制御線であり、電流線
ではないので、大きな開口を形成する必要はない。むし
ろ、何らかのオーム接触を発生させるわずかなリング状
接点であっても、高電圧トランジスタ２０を機能させる
のに十分であろう。フラッシュアレイトランジスタ４０
（図５Ａ〜Ｄ）及びスケーリング形周辺トランジスタ５
０（図６Ａ〜Ｄ）の場合、メタライズは同一の接点金属
３１を使用し、パッシベーション層３５を介してポリ２
線路４５及び５９に対してそれぞれ行われる。
２０の構造は、図２Ａに示すように、ポリ１制御ゲート
２７と基板２１とを接触させるための埋め込み接点を必
要としないことに注意すべきである。そのため、図４Ｅ
及び図４Ｆに示すように、メタライズは接点金属３１に
より適切なパッシベーション層３５を介して、フィール
ド酸化物２４からポリ１制御ゲート２７へ直接に行われ
る。ポリ１への直接メタライズのもう１つの利点は、ポ
リ１への接触のために、通常のＥＰＲＯＭ又はＥＥＰＲ
ＯＭプロセス技法の場合には必要であると考えられる埋
め込み接点処理が不要になるということである。埋め込
み接点を排除すれば、処理は単純になる。現時点で好ま
しい方法によれば、図４Ｅ及び図４Ｆに示すように、ポ
リ１制御ゲート２７にその上方の層を通して適切な大き
さの開口を形成し、その後、アルミニウムなどの適切な
接点金属３１を蒸着することが必要なだけである。さら
に、ポリ１制御ゲート２７は単に制御線であり、電流線
ではないので、大きな開口を形成する必要はない。むし
ろ、何らかのオーム接触を発生させるわずかなリング状
接点であっても、高電圧トランジスタ２０を機能させる
のに十分であろう。フラッシュアレイトランジスタ４０
（図５Ａ〜Ｄ）及びスケーリング形周辺トランジスタ５
０（図６Ａ〜Ｄ）の場合、メタライズは同一の接点金属
３１を使用し、パッシベーション層３５を介してポリ２
線路４５及び５９に対してそれぞれ行われる。
【００３１】本発明の高電圧トランジスタはｎチャネル
デバイス（図２Ａ）、ｐチャネルデバイス（図２Ｂ）及
びネイティブデバイス（図３Ａ〜図４Ｅ）に製造できる
であろう。これら３種類のデバイス全ての構成は、次に
示す例外を除いて、ほぼ同一である。主に、ｎチャネル
デバイスの製造とｐチャネルデバイスの製造との相違点
は、ｎチャネルデバイスがｐウェルの中に形成されるの
に対し、ｐチャネルデバイスはｎウェルの中に形成され
るということである。ｎチャネルエンハンスメントデバ
イスは、ネイティブデバイスについてはｐウェル注入が
ないのに比較して、エンハンスメントデバイスはプロセ
スの早い時点でｐウェル注入を受けることを除いて、ネ
イティブデバイスと同じように製造される。これに対
し、ネイティブデバイスは基板中に存在しているキャリ
アの真性背景濃度に基づいている。従って、現時点で好
ましいのは、ネイティブデバイスがｎチャネルエンハン
スメントデバイスの１．１ボルトの導通閾値に比して約
０．１ボルトの導通閾値を有することである。さらに、
ＬＤＤ構造はｐチャネルデバイスには製造されないが、
正孔の移動度が低いことに起因してｐチャネルデバイス
ではホットキャリア効果が少ないために、通常、損失に
はならない。
デバイス（図２Ａ）、ｐチャネルデバイス（図２Ｂ）及
びネイティブデバイス（図３Ａ〜図４Ｅ）に製造できる
であろう。これら３種類のデバイス全ての構成は、次に
示す例外を除いて、ほぼ同一である。主に、ｎチャネル
デバイスの製造とｐチャネルデバイスの製造との相違点
は、ｎチャネルデバイスがｐウェルの中に形成されるの
に対し、ｐチャネルデバイスはｎウェルの中に形成され
るということである。ｎチャネルエンハンスメントデバ
イスは、ネイティブデバイスについてはｐウェル注入が
ないのに比較して、エンハンスメントデバイスはプロセ
スの早い時点でｐウェル注入を受けることを除いて、ネ
イティブデバイスと同じように製造される。これに対
し、ネイティブデバイスは基板中に存在しているキャリ
アの真性背景濃度に基づいている。従って、現時点で好
ましいのは、ネイティブデバイスがｎチャネルエンハン
スメントデバイスの１．１ボルトの導通閾値に比して約
０．１ボルトの導通閾値を有することである。さらに、
ＬＤＤ構造はｐチャネルデバイスには製造されないが、
正孔の移動度が低いことに起因してｐチャネルデバイス
ではホットキャリア効果が少ないために、通常、損失に
はならない。
【００３２】本発明によれば、機能上、追加の蒸着工
程、マスキング工程又はエッチング工程を必要とせず
に、あるいは、プロセスを複雑にする必要なく、１つの
モノリシックチップの上に６種類までのデバイスを構成
できることは以上の説明からわかるであろう。本発明に
従って製造しうる６つのデバイスとは、ｎチャネル形、
ｐチャネル形及びネイティブ形の高電圧トランジスタ
と、ｎチャネルスケーリング形高性能周辺デバイス及び
ｐチャネルスケーリング形高性能周辺デバイスと、フラ
ッシュメモリアレイセル自体である。事実、本発明にお
いては、単一のプロセス技法によって製造しうるデバイ
ス型の数をプロセスを一層複雑にせずに、あるいは、コ
スト増又はサイクル時間の延長を伴わずに倍増すること
ができる。
程、マスキング工程又はエッチング工程を必要とせず
に、あるいは、プロセスを複雑にする必要なく、１つの
モノリシックチップの上に６種類までのデバイスを構成
できることは以上の説明からわかるであろう。本発明に
従って製造しうる６つのデバイスとは、ｎチャネル形、
ｐチャネル形及びネイティブ形の高電圧トランジスタ
と、ｎチャネルスケーリング形高性能周辺デバイス及び
ｐチャネルスケーリング形高性能周辺デバイスと、フラ
ッシュメモリアレイセル自体である。事実、本発明にお
いては、単一のプロセス技法によって製造しうるデバイ
ス型の数をプロセスを一層複雑にせずに、あるいは、コ
スト増又はサイクル時間の延長を伴わずに倍増すること
ができる。
【００３３】そこで、図８Ａ〜図９Ｃを参照すると、本
発明の教示に従って構成した試験用の高電圧ネイティブ
デバイス、ｎチャネルエンハンスメントデバイス及びｐ
チャネルエンハンスメントデバイスから得られた代表的
な実験結果を表わす電流−電圧曲線の例が示されてい
る。さらに、図８Ａ〜図９Ｃでは、実験データを実際に
得られるデータを予測する理論上のプロセスシミュレー
ションモデルと比較している。測定された全ての高電圧
トランジスタの動作特性は予測値の１０％以内にあるこ
とがわかる。従って、本発明の教示に従って構成したト
ランジスタはどのような設計のＭＯＳハードウェアに
も、また、どのようなプロセス用途にも容易に組み込め
る。
発明の教示に従って構成した試験用の高電圧ネイティブ
デバイス、ｎチャネルエンハンスメントデバイス及びｐ
チャネルエンハンスメントデバイスから得られた代表的
な実験結果を表わす電流−電圧曲線の例が示されてい
る。さらに、図８Ａ〜図９Ｃでは、実験データを実際に
得られるデータを予測する理論上のプロセスシミュレー
ションモデルと比較している。測定された全ての高電圧
トランジスタの動作特性は予測値の１０％以内にあるこ
とがわかる。従って、本発明の教示に従って構成したト
ランジスタはどのような設計のＭＯＳハードウェアに
も、また、どのようなプロセス用途にも容易に組み込め
る。
【００３４】以上、高度スケーリング形フラッシュＥＥ
ＰＲＯＭメモリ回路においてフラッシュＥＥＰＲＯＭプ
ログラミング制御電圧及び消去制御電圧を切り換えるた
めに、片側低濃度ドレインを組込んだ高電圧金属酸化物
半導体トランジスタと、そのトランジスタを製造する方
法とを説明した。本発明の素子の材料及び配置について
本発明の趣旨から逸脱せずに当業者により変更及び変形
を実施しうるものと考えられる。
ＰＲＯＭメモリ回路においてフラッシュＥＥＰＲＯＭプ
ログラミング制御電圧及び消去制御電圧を切り換えるた
めに、片側低濃度ドレインを組込んだ高電圧金属酸化物
半導体トランジスタと、そのトランジスタを製造する方
法とを説明した。本発明の素子の材料及び配置について
本発明の趣旨から逸脱せずに当業者により変更及び変形
を実施しうるものと考えられる。
【図１】従来のフローティングゲートフラッシュＥＥＰ
ＲＯＭトランジスタの横断面図（Ａ）と、従来のスケー
リング形周辺トランジスタの横断面図（Ｂ）。
ＲＯＭトランジスタの横断面図（Ａ）と、従来のスケー
リング形周辺トランジスタの横断面図（Ｂ）。
【図２】本出願で開示される現時点で好ましい方法に従
って形成した高電圧ｎチャネルネイティブトランジスタ
の横断面図（Ａ）と、本出願で開示される現時点で好ま
しい方法に従って形成した高電圧ｐチャネルトランジス
タの横断面図（Ｂ）。
って形成した高電圧ｎチャネルネイティブトランジスタ
の横断面図（Ａ）と、本出願で開示される現時点で好ま
しい方法に従って形成した高電圧ｐチャネルトランジス
タの横断面図（Ｂ）。
【図３】図２に示す高電圧ｎチャネルネイティブトラン
ジスタをその連続する処理工程で示す横断面図。
ジスタをその連続する処理工程で示す横断面図。
【図４】図２の高電圧ｎチャネルネイティブトランジス
タの最終工程断面図（Ｅ）と、Ｅに示す高電圧ｎチャネ
ルネイティブトランジスタの縦方向横断面図（Ｆ）。
タの最終工程断面図（Ｅ）と、Ｅに示す高電圧ｎチャネ
ルネイティブトランジスタの縦方向横断面図（Ｆ）。
【図５】フラッシュアレイトランジスタをその連続する
処理工程で示す図。
処理工程で示す図。
【図６】高性能スケーリング形周辺トランジスタをその
連続する処理工程で示す図。
連続する処理工程で示す図。
【図７】フラッシュアレイ及びスケーリング形周辺トラ
ンジスタと同時に高電圧トランジスタを形成する処理工
程を示すプロセス流れの表。
ンジスタと同時に高電圧トランジスタを形成する処理工
程を示すプロセス流れの表。
【図８】本発明に従って製造した代表的なｎチャネルネ
イティブ高電圧トランジスタに関わる実験に基づく電流
−電圧特性及びそれに対応するシミュレーションデータ
を示す図と、本発明に従って製造した代表的なｎチャネ
ルエンハンスメントモード高電圧トランジスタに関わる
実験に基づく電流−電圧特性及びそれに対応するシミュ
レーションデータを示す図（Ｂ）。
イティブ高電圧トランジスタに関わる実験に基づく電流
−電圧特性及びそれに対応するシミュレーションデータ
を示す図と、本発明に従って製造した代表的なｎチャネ
ルエンハンスメントモード高電圧トランジスタに関わる
実験に基づく電流−電圧特性及びそれに対応するシミュ
レーションデータを示す図（Ｂ）。
【図９】本発明に従って製造した代表的なｐチャネルエ
ンハンスメントモード高電圧トランジスタに関わる実験
に基づく電流−電圧特性及びそれに対応するシミュレー
ションデータを示す図。
ンハンスメントモード高電圧トランジスタに関わる実験
に基づく電流−電圧特性及びそれに対応するシミュレー
ションデータを示す図。
１９ 高電圧ｐチャネルエンハンスメントトランジスタ ２０ 高電圧ｎチャネルネイティブトランジスタ ２１ ｐ形シリコン基板 ２２ 活性シリコン領域 ２３ 犠牲酸化物 ２４ フィールド酸化物 ２５ａ，２５ｂ 先端領域 ２６ａ ドレイン ２６ｂ ソース ２７ 制御ゲート（ポリ１） ２８ 熱周辺ゲート酸化物 ２９ ポリ２線路 ３１ 金属接点 ３５ パッシベーション層 ３８ａ ソース ３８ｂ ドレイン ４０ フラッシュアレイトランジスタ ４１ａ，４１ｂ 先端領域 ４１ 活性領域 ４２ トンネル酸化物 ４３ フローティングゲート ４４ ポリ間ＯＮＯ誘電体層 ４５ 制御ゲート ４７ａ ソース ４７ｂ ドレイン ５０ スケーリング形周辺トランジスタ ５２ 活性領域 ５５ 側方ＬＤＤ酸化物スペーサ ５７ａ，５７ｂ 先端領域 ５８ａ ソース ５８ｂ ドレイン ５８ 周辺トランジスタゲート誘電体 ５９ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 スケーリング形金属酸化物半導体（ＭＯ
Ｓ）デバイスを具備する電気的プログラム可能・消去可
能メモリ回路にあって、スケーリング形アレイ及びスケ
ーリング形周辺トランジスタと同時存在するように製造
される高電圧ＭＯＳトランジスタにおいて、 第２の導電率のシリコン基板の中に形成され、前記基板
中の領域相互間に実質的に１つのチャネルを形成する第
１の導電率の第１及び第２の互いに離間する領域と；犠
牲酸化物から構成されており、同時に前記スケーリング
形アレイ及びスケーリング形周辺トランジスタから残留
物を除去し、前記チャネルの上方に位置し且つ前記チャ
ネルと接触する第１の酸化物層と；前記ゲート絶縁体の
上方に位置し且つ前記ゲート絶縁体と接触する制御ゲー
トとを具備する高電圧ＭＯＳトランジスタ。 - 【請求項２】 第１の導電率の活性シリコン領域と；前
記活性シリコン領域の中に形成され、相互間に実質的に
１つのチャネルを形成する第２の導電率のソース及びド
レインと；犠牲酸化物を成長させると同時に、前記活性
シリコン領域から残留物を除去することにより、前記チ
ャネル上に蒸着されるゲート誘電体と；前記ゲート誘電
体の上方に位置し且つ前記ゲート誘電体と接触する制御
ゲートと；前記制御ゲートの上方に位置し且つ前記制御
ゲートと接触する同一形状の注入マスクとを具備する高
電圧ＭＯＳトランジスタ。 - 【請求項３】 電気的プログラム可能・消去可能メモリ
（ＥＥＰＲＯＭ）回路を製造するＭＯＳプロセスにあっ
て、第１の導電率を有するシリコン基板の上に処理工程
を追加することなくスケーリング形アレイ及びスケーリ
ング形周辺トランジスタと同時に高電圧トランジスタを
製造する方法において、 前記シリコン基板の領域相互間に実質的に１つのチャネ
ルを形成するように第２の導電率を有する第１及び第２
の互いに離間する領域を前記シリコン基板中に形成する
工程と；高電圧ゲート誘電体を形成すると同時に、前記
スケーリング形アレイ及びスケーリング形周辺トランジ
スタから残留物を除去する工程と；制御ゲートを形成す
る工程と；前記制御ゲートに第２及び第３の層を同一形
状で追加する工程と；前記シリコン基板中に第３の導電
率を有する第３の領域を選択的に形成する工程とから成
る高電圧トランジスタを製造する方法。 - 【請求項４】 フラッシュＥＥＰＲＯＭメモリ回路を製
造するＭＯＳプロセスにあって、処理工程を追加せずに
スケーリング形フラッシュトランジスタ及びスケーリン
グ形周辺トランジスタと同時に存在するように高電圧Ｍ
ＯＳトランジスタを製造する方法において、 第１の導電率を有する活性シリコン領域を形成する工程
と；犠牲酸化物層を成長させることによりゲート誘電体
を形成すると同時に、前記活性シリコン領域から窒化シ
リコン残留物を除去する工程と；前記ゲート誘電体の上
方に位置し且つ前記ゲート誘電体と接触する制御ゲート
を形成する工程と；前記活性シリコン領域内へ第２の導
電率を有する先端注入領域を、前記先端注入領域が側方
で前記制御ゲートに隣接するように注入することにより
形成され、 第３の導電率を有し、相互間に１つのチャネルを形成す
るソース及びドレインを、前記先端注入領域が前記チャ
ネルと前記ドレインとの間に位置するように前記活性シ
リコン領域の中に選択的に注入する片側低濃度ドレイン
を形成する工程とから成る高電圧ＭＯＳトランジスタを
製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80409391A | 1991-12-06 | 1991-12-06 | |
| US804,093 | 1991-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283710A true JPH05283710A (ja) | 1993-10-29 |
Family
ID=25188168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343543A Pending JPH05283710A (ja) | 1991-12-06 | 1992-12-01 | 高電圧ｍｏｓトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5580807A (ja) |
| JP (1) | JPH05283710A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998034275A1 (en) * | 1997-01-31 | 1998-08-06 | Seiko Epson Corporation | Semiconductor device incorporating mos element and method for manufacturing the same |
| JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001313374A (ja) * | 2000-03-29 | 2001-11-09 | Stmicroelectronics Srl | 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 |
| KR20160150349A (ko) * | 2015-06-22 | 2016-12-30 | 삼성전기주식회사 | 전력 반도체 소자 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625212A (en) * | 1992-03-23 | 1997-04-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6110833A (en) | 1998-03-03 | 2000-08-29 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| JP3666973B2 (ja) * | 1996-03-07 | 2005-06-29 | ローム株式会社 | 半導体素子および半導体素子の製造方法 |
| US5723355A (en) * | 1997-01-17 | 1998-03-03 | Programmable Microelectronics Corp. | Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory |
| US5949108A (en) * | 1997-06-30 | 1999-09-07 | Intel Corporation | Semiconductor device with reduced capacitance |
| JP3586072B2 (ja) | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6087221A (en) * | 1997-08-22 | 2000-07-11 | Micron Technology, Inc. | Method of fabricating two dissimilar devices with diminished processing steps |
| US6212671B1 (en) * | 1997-10-20 | 2001-04-03 | Mitsubishi Electric System Lsi Design Corporation | Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device |
| US6046085A (en) * | 1997-12-08 | 2000-04-04 | Advanced Micro Devices, Inc. | Elimination of poly stringers with straight poly profile |
| US6001688A (en) * | 1997-12-08 | 1999-12-14 | Advanced Micro Devices, Inc. | Method of eliminating poly stringer in a memory device |
| US6667511B1 (en) | 1997-12-18 | 2003-12-23 | Advanced Micro Devices, Inc. | NAND type core cell structure for a high density flash memory device having a unique select gate transistor configuration |
| US6023085A (en) | 1997-12-18 | 2000-02-08 | Advanced Micro Devices, Inc. | Core cell structure and corresponding process for NAND-type high performance flash memory device |
| US5939750A (en) | 1998-01-21 | 1999-08-17 | Advanced Micro Devices | Use of implanted ions to reduce oxide-nitride-oxide (ONO) etch residue and polystringers |
| US6043120A (en) * | 1998-03-03 | 2000-03-28 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US6030868A (en) * | 1998-03-03 | 2000-02-29 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US6051451A (en) * | 1998-04-21 | 2000-04-18 | Advanced Micro Devices, Inc. | Heavy ion implant process to eliminate polystringers in high density type flash memory devices |
| US6159795A (en) * | 1998-07-02 | 2000-12-12 | Advanced Micro Devices, Inc. | Low voltage junction and high voltage junction optimization for flash memory |
| US6191444B1 (en) | 1998-09-03 | 2001-02-20 | Micron Technology, Inc. | Mini flash process and circuit |
| US6204159B1 (en) * | 1999-07-09 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of forming select gate to improve reliability and performance for NAND type flash memory devices |
| US6235586B1 (en) | 1999-07-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications |
| US6281089B1 (en) * | 1999-09-14 | 2001-08-28 | Worldwide Semiconductor Manufacturing Corp. | Method for fabricating an embedded flash memory cell |
| JP2001168328A (ja) * | 1999-12-10 | 2001-06-22 | Nippon Precision Circuits Inc | 耐圧性能を持つｍｏｓ型半導体装置およびその製造方法 |
| FR2803456B1 (fr) * | 1999-12-31 | 2003-01-17 | St Microelectronics Sa | Commutateur de haute tension du type a translation de niveau en technologie mos |
| US6653189B1 (en) | 2000-10-30 | 2003-11-25 | Advanced Micro Devices, Inc. | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
| US6524914B1 (en) | 2000-10-30 | 2003-02-25 | Advanced Micro Devices, Inc. | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| DE10131917A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Verfahren zur Erzeugung einer stufenförmigen Struktur auf einem Substrat |
| US20060007772A1 (en) * | 2002-03-19 | 2006-01-12 | O2Ic, Inc. | Non-volatile memory device |
| US6670672B1 (en) * | 2002-06-21 | 2003-12-30 | Macronix International Co., Ltd. | Structure of discrete NROM cell |
| US6888755B2 (en) | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7186612B2 (en) * | 2004-01-28 | 2007-03-06 | O2Ic, Inc. | Non-volatile DRAM and a method of making thereof |
| US20050170586A1 (en) * | 2004-01-29 | 2005-08-04 | O2Ic, Inc., (A California Corporation) | Method of manufacturing non-volatile DRAM |
| US7125777B2 (en) * | 2004-07-15 | 2006-10-24 | Fairchild Semiconductor Corporation | Asymmetric hetero-doped high-voltage MOSFET (AH2MOS) |
| US20080164537A1 (en) * | 2007-01-04 | 2008-07-10 | Jun Cai | Integrated complementary low voltage rf-ldmos |
| WO2006030522A1 (ja) * | 2004-09-17 | 2006-03-23 | Sharp Kabushiki Kaisha | 薄膜半導体装置及びその製造方法 |
| US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7974055B2 (en) * | 2006-06-29 | 2011-07-05 | Lin Wallace W | Method for protecting circuits from damage due to currents and voltages during manufacture |
| US7445984B2 (en) * | 2006-07-25 | 2008-11-04 | Freescale Semiconductor, Inc. | Method for removing nanoclusters from selected regions |
| US7432158B1 (en) * | 2006-07-25 | 2008-10-07 | Freescale Semiconductor, Inc. | Method for retaining nanocluster size and electrical characteristics during processing |
| US7582529B2 (en) * | 2007-04-02 | 2009-09-01 | Sandisk Corporation | Methods of fabricating non-volatile memory with integrated peripheral circuitry and pre-isolation memory cell formation |
| US7704832B2 (en) * | 2007-04-02 | 2010-04-27 | Sandisk Corporation | Integrated non-volatile memory and peripheral circuitry fabrication |
| US9627524B2 (en) * | 2010-03-02 | 2017-04-18 | Richtek Technology Corporation, R.O.C. | High voltage metal oxide semiconductor device and method for making same |
| CN106328656B (zh) * | 2016-08-22 | 2019-05-10 | 上海华力微电子有限公司 | 一种可调控制栅增加ild填充窗口的工艺方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL153374B (nl) * | 1966-10-05 | 1977-05-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| US4128439A (en) * | 1977-08-01 | 1978-12-05 | International Business Machines Corporation | Method for forming self-aligned field effect device by ion implantation and outdiffusion |
| US4401691A (en) * | 1978-12-18 | 1983-08-30 | Burroughs Corporation | Oxidation of silicon wafers to eliminate white ribbon |
| US5252505A (en) * | 1979-05-25 | 1993-10-12 | Hitachi, Ltd. | Method for manufacturing a semiconductor device |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5955068A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5352620A (en) * | 1984-05-23 | 1994-10-04 | Hitachi, Ltd. | Method of making semiconductor device with memory cells and peripheral transistors |
| KR930007195B1 (ko) * | 1984-05-23 | 1993-07-31 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 장치와 그 제조 방법 |
| US4814286A (en) * | 1987-02-02 | 1989-03-21 | Intel Corporation | EEPROM cell with integral select transistor |
| US4764248A (en) * | 1987-04-13 | 1988-08-16 | Cypress Semiconductor Corporation | Rapid thermal nitridized oxide locos process |
| US5061654A (en) * | 1987-07-01 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having oxide regions with different thickness |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5156991A (en) * | 1988-02-05 | 1992-10-20 | Texas Instruments Incorporated | Fabricating an electrically-erasable, electrically-programmable read-only memory having a tunnel window insulator and thick oxide isolation between wordlines |
| US5057448A (en) * | 1988-02-26 | 1991-10-15 | Hitachi, Ltd. | Method of making a semiconductor device having DRAM cells and floating gate memory cells |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| US5242848A (en) * | 1990-01-22 | 1993-09-07 | Silicon Storage Technology, Inc. | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device |
| US5291043A (en) * | 1990-02-07 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having gate array |
| JPH03286536A (ja) * | 1990-04-03 | 1991-12-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5077230A (en) * | 1990-08-03 | 1991-12-31 | Intel Corporation | Method for improving erase characteristics of buried bit line flash EPROM devices by use of a thin nitride layer formed during field oxide growth |
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
-
1992
- 1992-12-01 JP JP4343543A patent/JPH05283710A/ja active Pending
-
1993
- 1993-07-01 US US08/086,140 patent/US5580807A/en not_active Expired - Fee Related
- 1993-07-02 US US08/087,140 patent/US6127696A/en not_active Expired - Lifetime
-
1996
- 1996-05-14 US US08/645,691 patent/US5668034A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998034275A1 (en) * | 1997-01-31 | 1998-08-06 | Seiko Epson Corporation | Semiconductor device incorporating mos element and method for manufacturing the same |
| US6337250B2 (en) | 1997-01-31 | 2002-01-08 | Seiko Epson Corporation | Semiconductor device containing MOS elements and method of fabricating the same |
| JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001313374A (ja) * | 2000-03-29 | 2001-11-09 | Stmicroelectronics Srl | 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 |
| KR20160150349A (ko) * | 2015-06-22 | 2016-12-30 | 삼성전기주식회사 | 전력 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5668034A (en) | 1997-09-16 |
| US5580807A (en) | 1996-12-03 |
| US6127696A (en) | 2000-10-03 |
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