JPH05284017A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05284017A JPH05284017A JP3051886A JP5188691A JPH05284017A JP H05284017 A JPH05284017 A JP H05284017A JP 3051886 A JP3051886 A JP 3051886A JP 5188691 A JP5188691 A JP 5188691A JP H05284017 A JPH05284017 A JP H05284017A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 外部クロックに位相同期した内部クロックを
生成するＰＬＬ回路に関し、位相同期引込みに要する時
間を一層短縮することを目的とする。 【構成】 第１の電圧制御形発振器13を含む第１のＰＬ
Ｌ制御系10と第１のスイープ制御手段15を一方に備え、
他方に同様の構成からなる、第２の電圧制御形発振器23
を含む第２のＰＬＬ制御系20と第２のスイープ制御手段
25を備えてなり、非同期中は両者とも相互に異なる制御
電圧範囲内を周期的にスイープする電圧制御信号をそれ
ぞれの電圧制御形発振器13, 23に印加し、外部クロック
ｆ0 が入力された後、先に同期検出がなされた系に属す
る電圧制御形発振器の出力をもって、出力すべき内部ク
ロックｆi とするように構成する。
生成するＰＬＬ回路に関し、位相同期引込みに要する時
間を一層短縮することを目的とする。 【構成】 第１の電圧制御形発振器13を含む第１のＰＬ
Ｌ制御系10と第１のスイープ制御手段15を一方に備え、
他方に同様の構成からなる、第２の電圧制御形発振器23
を含む第２のＰＬＬ制御系20と第２のスイープ制御手段
25を備えてなり、非同期中は両者とも相互に異なる制御
電圧範囲内を周期的にスイープする電圧制御信号をそれ
ぞれの電圧制御形発振器13, 23に印加し、外部クロック
ｆ0 が入力された後、先に同期検出がなされた系に属す
る電圧制御形発振器の出力をもって、出力すべき内部ク
ロックｆi とするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、外部クロックに位相同
期した内部クロックを生成するＰＬＬ(Phase-Locked Lo
op) 回路に関する。周知のようにＰＬＬ回路は入力され
た外部クロックに常に追随する内部クロックを生成する
ための位相同期回路である。これは一種の周波数負帰還
回路を構成し、閉回路(PLL制御系) の中にある電圧制御
形発振器（以下、VCO(Voltage Controlled Oscillator)
とも称す）の周波数が常に入力された外部クロックの周
波数に一致するように動作する。その用途は広く、例え
ば通信機器の送信および受信に使用される周波数シンセ
サイザが挙げられる。
期した内部クロックを生成するＰＬＬ(Phase-Locked Lo
op) 回路に関する。周知のようにＰＬＬ回路は入力され
た外部クロックに常に追随する内部クロックを生成する
ための位相同期回路である。これは一種の周波数負帰還
回路を構成し、閉回路(PLL制御系) の中にある電圧制御
形発振器（以下、VCO(Voltage Controlled Oscillator)
とも称す）の周波数が常に入力された外部クロックの周
波数に一致するように動作する。その用途は広く、例え
ば通信機器の送信および受信に使用される周波数シンセ
サイザが挙げられる。
【０００２】
【従来の技術】図７は一般的なＰＬＬ回路の構成を示す
図である。本図において、前述したＰＬＬ制御系は参照
番号10で示され、またＶＣＯは13で示される。ＰＬＬ制
御系10を構成する、VCO13 以外の構成要素は、位相差検
出器11、制御器12および分周器14である。
図である。本図において、前述したＰＬＬ制御系は参照
番号10で示され、またＶＣＯは13で示される。ＰＬＬ制
御系10を構成する、VCO13 以外の構成要素は、位相差検
出器11、制御器12および分周器14である。
【０００３】外部からの入力信号である外部クロックｆ
0 は、位相差検出器11の一方の比較入力に印加され、ま
た、このｆ0 に位相同期した出力信号である内部クロッ
クｆ i1は、VCO13 より出力される。この内部クロックｆ
i1はまた分岐されて、分周器14に入力され、位相差検出
に都合のよい周波数まで低減される。これは図中ｆ1で
示される。ｆ1 とｆ0 との間の位相差を位相差検出器11
にて検出し、検出された位相差に相当する信号は制御部
12に与えられる。この制御部12は位相差に対応した、す
なわち、ｆ1 とｆ0 との間の相対的な位相の進みまたは
遅れに対応した直流の制御電圧(VCO制御電圧) をVCO13
の制御入力に印加する。VCO13 の出力周波数はこの制御
入力の高低に応じて可変である。
0 は、位相差検出器11の一方の比較入力に印加され、ま
た、このｆ0 に位相同期した出力信号である内部クロッ
クｆ i1は、VCO13 より出力される。この内部クロックｆ
i1はまた分岐されて、分周器14に入力され、位相差検出
に都合のよい周波数まで低減される。これは図中ｆ1で
示される。ｆ1 とｆ0 との間の位相差を位相差検出器11
にて検出し、検出された位相差に相当する信号は制御部
12に与えられる。この制御部12は位相差に対応した、す
なわち、ｆ1 とｆ0 との間の相対的な位相の進みまたは
遅れに対応した直流の制御電圧(VCO制御電圧) をVCO13
の制御入力に印加する。VCO13 の出力周波数はこの制御
入力の高低に応じて可変である。
【０００４】なお、本図に示す構成は、位相差検出方式
のＰＬＬ回路として周知であり、これ以上詳細な説明は
省略する。
のＰＬＬ回路として周知であり、これ以上詳細な説明は
省略する。
【０００５】
【発明が解決しようとする課題】上述したＰＬＬ回路は
通常動作中はきわめて安定な位相同期が期待される。し
かしながら通常動作中以外、例えばＰＬＬ回路の始動時
は全く位相同期が保証されない。この間はいわゆる同期
引込みが行われるからである。同期引込みとは、内部ク
ロックｆi1の位相を完全に外部クロックｆ0 の位相に一
致させるまでの動作を言い、この同期引込み時間は短け
れば短い程好ましいことは言うまでもない。しかしなが
ら、実際にはその同期引込み制御は徐々に行われ、迅速
な制御を行うことはかなり困難である。
通常動作中はきわめて安定な位相同期が期待される。し
かしながら通常動作中以外、例えばＰＬＬ回路の始動時
は全く位相同期が保証されない。この間はいわゆる同期
引込みが行われるからである。同期引込みとは、内部ク
ロックｆi1の位相を完全に外部クロックｆ0 の位相に一
致させるまでの動作を言い、この同期引込み時間は短け
れば短い程好ましいことは言うまでもない。しかしなが
ら、実際にはその同期引込み制御は徐々に行われ、迅速
な制御を行うことはかなり困難である。
【０００６】図８はＰＬＬ回路における同期引込みの過
程を表す図である。本図の横軸は時間を示し、縦軸は既
述のＶＣＯ制御電圧を示す。当初外部クロックｆ0 は断
であるものとし、その後ある時点で外部クロックｆ0 が
入力し始めたとする。この時点から同期引込み中とな
り、最終的には完全な同期状態となる。その間の時間を
本図ではｔ0 として示している。ｔ0 の最後における図
中のＶ0 は、ｆ0 とｆ1との間の周波数および位相が完
全に一致したときのＶＣＯ制御電圧を表す。本図中の時
間ｔ0 は短い程良いが実際にはかなりの時間を要し、例
えば無線通信機器においてフェーディングによる通信の
瞬断後、再び元の通信状態に復旧するまでのサービス中
断時間が長くなってしまう。
程を表す図である。本図の横軸は時間を示し、縦軸は既
述のＶＣＯ制御電圧を示す。当初外部クロックｆ0 は断
であるものとし、その後ある時点で外部クロックｆ0 が
入力し始めたとする。この時点から同期引込み中とな
り、最終的には完全な同期状態となる。その間の時間を
本図ではｔ0 として示している。ｔ0 の最後における図
中のＶ0 は、ｆ0 とｆ1との間の周波数および位相が完
全に一致したときのＶＣＯ制御電圧を表す。本図中の時
間ｔ0 は短い程良いが実際にはかなりの時間を要し、例
えば無線通信機器においてフェーディングによる通信の
瞬断後、再び元の通信状態に復旧するまでのサービス中
断時間が長くなってしまう。
【０００７】したがって本発明は、位相同期引込みの時
間を一層短縮することのできるＰＬＬ回路を提供するこ
とを目的とするものである。
間を一層短縮することのできるＰＬＬ回路を提供するこ
とを目的とするものである。
【０００８】
【課題を解決するための手段】図１は本発明に係るＰＬ
Ｌ回路の原理構成図である。本図において、10は第１の
ＰＬＬ制御系、13は第１の電圧制御形発振器(VCO) であ
る。一方、20は第２のＰＬＬ制御系、23は第２の電圧制
御形発振器(VCO) である。新規な構成要素としては第１
および第２のスイープ制御手段15, 25および選択制御手
段30が採用される。
Ｌ回路の原理構成図である。本図において、10は第１の
ＰＬＬ制御系、13は第１の電圧制御形発振器(VCO) であ
る。一方、20は第２のＰＬＬ制御系、23は第２の電圧制
御形発振器(VCO) である。新規な構成要素としては第１
および第２のスイープ制御手段15, 25および選択制御手
段30が採用される。
【０００９】第１のＰＬＬ制御系10は、外部クロックｆ
0 を受信するとともに、第１の内部クロックｆi1を出力
するための第１の電圧制御形発振器13を含んでなる。第
２のＰＬＬ制御系20は、外部クロックｆ0 を受信すると
ともに、第２の内部クロックｆi2を出力するための第２
の電圧制御形発振器23を含んでなる。第１のスイープ制
御手段15は、第１の電圧制御形発振器13に対し、第１の
制御電圧範囲内で周期的にスイープする第１の電圧制御
信号Ｖc1を印加する。
0 を受信するとともに、第１の内部クロックｆi1を出力
するための第１の電圧制御形発振器13を含んでなる。第
２のＰＬＬ制御系20は、外部クロックｆ0 を受信すると
ともに、第２の内部クロックｆi2を出力するための第２
の電圧制御形発振器23を含んでなる。第１のスイープ制
御手段15は、第１の電圧制御形発振器13に対し、第１の
制御電圧範囲内で周期的にスイープする第１の電圧制御
信号Ｖc1を印加する。
【００１０】第２のスイープ制御手段25は、第２の電圧
制御形発振器23に対し、上記の第１の制御電圧範囲と異
なる第２の制御電圧範囲内で周期的にスイープする第２
の電圧制御信号Ｖc2を印加する。第１および第２のＰＬ
Ｌ制御系10, 20内にていずれも同期検出がなされていな
いときは第１および第２のスイープ制御手段15, 25によ
るスイープ制御を実行し、この実行のもとで選択制御手
段30は、先に同期検出した第１または第２のＰＬＬ制御
系10, 20のいずれか一方を選択するとともに当該スイー
プ制御手段15または25からの電圧制御信号Ｖc1またはＶ
c2によるスイープ制御から当該ＰＬＬ制御系自身のＰＬ
Ｌ制御に切換えて得た内部クロックｆi1またはｆi2を送
出する。
制御形発振器23に対し、上記の第１の制御電圧範囲と異
なる第２の制御電圧範囲内で周期的にスイープする第２
の電圧制御信号Ｖc2を印加する。第１および第２のＰＬ
Ｌ制御系10, 20内にていずれも同期検出がなされていな
いときは第１および第２のスイープ制御手段15, 25によ
るスイープ制御を実行し、この実行のもとで選択制御手
段30は、先に同期検出した第１または第２のＰＬＬ制御
系10, 20のいずれか一方を選択するとともに当該スイー
プ制御手段15または25からの電圧制御信号Ｖc1またはＶ
c2によるスイープ制御から当該ＰＬＬ制御系自身のＰＬ
Ｌ制御に切換えて得た内部クロックｆi1またはｆi2を送
出する。
【００１１】
【作用】本発明の作用は主として、上述の第１のスイー
プ制御手段15および第２のスイープ制御手段25によって
特徴づけられるものであり、その動作を図を参照して説
明する。図２は本発明に係るスイープ制御を図解したダ
イアグラムである。ただし本図は一例を示すに過ぎな
い。図において、第１の電圧制御信号Ｖc1は、第１の制
御電圧範囲内を周期的にスイープする。また、第２の電
圧制御信号Ｖc2は、第１の制御電圧範囲とは異なる第２
の制御電圧範囲内を周期的にスイープする。
プ制御手段15および第２のスイープ制御手段25によって
特徴づけられるものであり、その動作を図を参照して説
明する。図２は本発明に係るスイープ制御を図解したダ
イアグラムである。ただし本図は一例を示すに過ぎな
い。図において、第１の電圧制御信号Ｖc1は、第１の制
御電圧範囲内を周期的にスイープする。また、第２の電
圧制御信号Ｖc2は、第１の制御電圧範囲とは異なる第２
の制御電圧範囲内を周期的にスイープする。
【００１２】始めは外部クロックｆ0 が断であって、あ
る時点で外部クロックが入力されたとする（図中の“外
部クロック入力”）。このときの位相同期引込み時のＶ
ＣＯ制御電圧は、結果的に図示のようにＶ0 であったも
のとすると、第１の電圧制御信号Ｖc1の方で先に同期引
込みがなされる。もし、Ｖ0 が結果的に図中、第２の制
御電圧範囲にあったとするならば、第２の電圧制御信号
Ｖc2の方で先に同期引込みがなされることになる。
る時点で外部クロックが入力されたとする（図中の“外
部クロック入力”）。このときの位相同期引込み時のＶ
ＣＯ制御電圧は、結果的に図示のようにＶ0 であったも
のとすると、第１の電圧制御信号Ｖc1の方で先に同期引
込みがなされる。もし、Ｖ0 が結果的に図中、第２の制
御電圧範囲にあったとするならば、第２の電圧制御信号
Ｖc2の方で先に同期引込みがなされることになる。
【００１３】要するに二手に分かれて、かつ強制的に繰
り返し同期引込み制御（スイープ制御）を行い、外部ク
ロックの入力後どちらか先に同期引込みに成功した系
（第１のＰＬＬ制御系または第２のＰＬＬ制御系）によ
って以後、通常のＰＬＬ制御を行わせることとする。こ
のようにすると、ハードウェア規模は倍近くになる不利
があるものの、迅速な同期引込みという目的は十分に達
成できる。
り返し同期引込み制御（スイープ制御）を行い、外部ク
ロックの入力後どちらか先に同期引込みに成功した系
（第１のＰＬＬ制御系または第２のＰＬＬ制御系）によ
って以後、通常のＰＬＬ制御を行わせることとする。こ
のようにすると、ハードウェア規模は倍近くになる不利
があるものの、迅速な同期引込みという目的は十分に達
成できる。
【００１４】
【実施例】図３は本発明に基づく一実施例を表すブロッ
ク図である。本図において、参照番号10, 20, 13, 23,
15, 25および30は、図１において同一の参照番号を付し
たブロックに対応する。したがって図２では選択制御手
段30が詳細に示されている。また、第２の位相差検出器
21、第２の制御器22および第２の分周器24は、それぞれ
既述の位相差検出器11、制御器12および分周器14に対応
している。
ク図である。本図において、参照番号10, 20, 13, 23,
15, 25および30は、図１において同一の参照番号を付し
たブロックに対応する。したがって図２では選択制御手
段30が詳細に示されている。また、第２の位相差検出器
21、第２の制御器22および第２の分周器24は、それぞれ
既述の位相差検出器11、制御器12および分周器14に対応
している。
【００１５】選択制御部30は、第１および第２のＰＬＬ
制御系に対応して同様の構成要素31, 32, 33および34を
有するとともに、両系に共通したＶＣＯ選択部35を有し
ている。31および32は第１および第２の同期検出部であ
り、33および34は第１および第２の制御選択部である。
外部クロックｆ0 が断になっているとき、つまり外部ク
ロック入力がないときは、同期検出部31および32では共
に同期検出がなされていないから、同期非検出を示す信
号が各同期検出部31, 32より制御選択部33および34にそ
れぞれ与えられる。制御選択部33および34は、その同期
非検出を示す信号が与えられている間は、第１のＰＬＬ
制御系10側において制御器12および第１のスイープ制御
手段15のうち、第１のスイープ制御手段15の方を選択
し、また第２のＰＬＬ制御系20側においても、制御器22
および第２のスイープ制御手段25のうち、第２のスイー
プ制御手段25の方を選択する。この結果、図２に表す如
き、周期的にスイープする第１の電圧制御信号Ｖc1およ
び第２の電圧制御信号Ｖc2を、それぞれ第１のVCO13お
よび第２のVCO23 の各制御入力に印加することになる。
ここに各VCO13,23はスイープ制御のもとに発振動作を行
うことになる。
制御系に対応して同様の構成要素31, 32, 33および34を
有するとともに、両系に共通したＶＣＯ選択部35を有し
ている。31および32は第１および第２の同期検出部であ
り、33および34は第１および第２の制御選択部である。
外部クロックｆ0 が断になっているとき、つまり外部ク
ロック入力がないときは、同期検出部31および32では共
に同期検出がなされていないから、同期非検出を示す信
号が各同期検出部31, 32より制御選択部33および34にそ
れぞれ与えられる。制御選択部33および34は、その同期
非検出を示す信号が与えられている間は、第１のＰＬＬ
制御系10側において制御器12および第１のスイープ制御
手段15のうち、第１のスイープ制御手段15の方を選択
し、また第２のＰＬＬ制御系20側においても、制御器22
および第２のスイープ制御手段25のうち、第２のスイー
プ制御手段25の方を選択する。この結果、図２に表す如
き、周期的にスイープする第１の電圧制御信号Ｖc1およ
び第２の電圧制御信号Ｖc2を、それぞれ第１のVCO13お
よび第２のVCO23 の各制御入力に印加することになる。
ここに各VCO13,23はスイープ制御のもとに発振動作を行
うことになる。
【００１６】前記の同期非検出を示す信号は、ＶＣＯ選
択部35にも与えられており、上記のスイープ制御が行わ
れている間は、第１のVCO13 からの出力も第２のVCO23
からの出力も選択せず、したがって、非同期の間の内部
クロック（ｆi ) はＰＬＬ回路からは出力されない。さ
てここで外部クロックｆ0 が入力されたものとする（図
２の“外部クロック入力”参照）。ｆ0 は位相差検出器
11および21の各一方の比較入力に共通に印加され、他方
の比較入力に印加されるｆ1 およびｆ2 に対しそれぞれ
位相差検出を開始する。
択部35にも与えられており、上記のスイープ制御が行わ
れている間は、第１のVCO13 からの出力も第２のVCO23
からの出力も選択せず、したがって、非同期の間の内部
クロック（ｆi ) はＰＬＬ回路からは出力されない。さ
てここで外部クロックｆ0 が入力されたものとする（図
２の“外部クロック入力”参照）。ｆ0 は位相差検出器
11および21の各一方の比較入力に共通に印加され、他方
の比較入力に印加されるｆ1 およびｆ2 に対しそれぞれ
位相差検出を開始する。
【００１７】このときｆ1 およびｆ2 は、図２に示すＶ
c1およびＶc2の変化に比例して強制的に変化せしめられ
ているから、位相差検出器11および21の各入力に与えら
れているｆ1,ｆ0 間の位相差およびｆ2,ｆ0 間の位相差
は短時間のうちに零になる。つまり同期がとれる。この
同期検出は、ｆ1 とｆ0 に関して第１の同期検出部31が
行い、ｆ2 とｆ0 に関して第２の同期検出部32が行う。
これらの同期検出部31および32のうち、どちらか先に同
期検出を行った方が、先にＶＣＯ選択部35を制御し、そ
の内部の接点（図示せず）を自己の系のＶＣＯに切り替
える。またこれと同時に自己の系の制御選択部を切り替
える。図２の例によれば、第１の電圧制御信号Ｖc1の側
で同期検出がなされており、したがって第２の同期検出
部32よりも先に第１の同期検出部31によって同期検出が
なされる。この同期検出に基づいて第１の制御選択部33
は、第１のスイープ制御手段15から第１の制御器12に切
り替えて第１のVCO13 と接続する。このため、第１のＰ
ＬＬ制御系10ではスイープ制御から通常のＰＬＬ制御に
移行する。ただしこのＰＬＬ制御に移行した時点では、
既に直前のスイープ制御のもとでほぼ位相同期状態に入
っている。この位相同期状態のもとで第１のVCO13 から
出力された内部クロックｆi1がＶＣＯ選択部35により選
択され、ＰＬＬ回路からの内部クロックｆi となる。な
お、ＶＣＯ選択部35が第１のVCO13 側を選択するように
切り替わっていることは前述のとおりである。
c1およびＶc2の変化に比例して強制的に変化せしめられ
ているから、位相差検出器11および21の各入力に与えら
れているｆ1,ｆ0 間の位相差およびｆ2,ｆ0 間の位相差
は短時間のうちに零になる。つまり同期がとれる。この
同期検出は、ｆ1 とｆ0 に関して第１の同期検出部31が
行い、ｆ2 とｆ0 に関して第２の同期検出部32が行う。
これらの同期検出部31および32のうち、どちらか先に同
期検出を行った方が、先にＶＣＯ選択部35を制御し、そ
の内部の接点（図示せず）を自己の系のＶＣＯに切り替
える。またこれと同時に自己の系の制御選択部を切り替
える。図２の例によれば、第１の電圧制御信号Ｖc1の側
で同期検出がなされており、したがって第２の同期検出
部32よりも先に第１の同期検出部31によって同期検出が
なされる。この同期検出に基づいて第１の制御選択部33
は、第１のスイープ制御手段15から第１の制御器12に切
り替えて第１のVCO13 と接続する。このため、第１のＰ
ＬＬ制御系10ではスイープ制御から通常のＰＬＬ制御に
移行する。ただしこのＰＬＬ制御に移行した時点では、
既に直前のスイープ制御のもとでほぼ位相同期状態に入
っている。この位相同期状態のもとで第１のVCO13 から
出力された内部クロックｆi1がＶＣＯ選択部35により選
択され、ＰＬＬ回路からの内部クロックｆi となる。な
お、ＶＣＯ選択部35が第１のVCO13 側を選択するように
切り替わっていることは前述のとおりである。
【００１８】以上の説明は、第１のＰＬＬ制御系で先に
同期検出がなされた場合についてなされたが、もし図２
のＶ0 が、図２の右側に示す第２の制御電圧範囲内にあ
るならば、第２の同期検出部32の方が第１の同期検出部
31よりも先に同期検出を行うことになる。したがって、
ＶＣＯ選択部35内の接点は第２のVCO23 と接続するよう
に切り替わり、またこれと同時に第２の制御選択部34
は、スイープ制御手段25から第２の制御器22に切り替え
て第２のVCO23 と接続し、第２のＰＬＬ制御系20はスイ
ープ制御から通常のＰＬＬ制御に移行する。ただしこの
ＰＬＬ制御に移行した時点では、既に、直前のスイープ
制御のもとでほぼ位相同期状態に入っている。この位相
同期状態のもとで第２のVCO23 から出力された内部クロ
ックｆi2がＶＣＯ選択部35により選択され、ＰＬＬ回路
からの内部クロックｆi となる。
同期検出がなされた場合についてなされたが、もし図２
のＶ0 が、図２の右側に示す第２の制御電圧範囲内にあ
るならば、第２の同期検出部32の方が第１の同期検出部
31よりも先に同期検出を行うことになる。したがって、
ＶＣＯ選択部35内の接点は第２のVCO23 と接続するよう
に切り替わり、またこれと同時に第２の制御選択部34
は、スイープ制御手段25から第２の制御器22に切り替え
て第２のVCO23 と接続し、第２のＰＬＬ制御系20はスイ
ープ制御から通常のＰＬＬ制御に移行する。ただしこの
ＰＬＬ制御に移行した時点では、既に、直前のスイープ
制御のもとでほぼ位相同期状態に入っている。この位相
同期状態のもとで第２のVCO23 から出力された内部クロ
ックｆi2がＶＣＯ選択部35により選択され、ＰＬＬ回路
からの内部クロックｆi となる。
【００１９】図４は本発明に係るスイープ制御の一例を
示すダイアグラムである。本図のダイアグラムを適用す
るに当っては、第１のVCO13 と第２のVCO23 をともに同
一構成とする。これらの同一構成のＶＣＯに対してそれ
ぞれ印加すべき、予め定めた制御電圧の範囲は図４の右
側に“予め定めた制御電圧の範囲”として示す。そし
て、この予め定めた制御電圧の範囲の最大レベルおよび
最小レベルの間の中心レベルからその最大レベルまでの
間を前述した第１の制御電圧範囲とする。またその中心
レベルから前記の最小レベルまでの間を前述した第２の
制御電圧範囲とする。
示すダイアグラムである。本図のダイアグラムを適用す
るに当っては、第１のVCO13 と第２のVCO23 をともに同
一構成とする。これらの同一構成のＶＣＯに対してそれ
ぞれ印加すべき、予め定めた制御電圧の範囲は図４の右
側に“予め定めた制御電圧の範囲”として示す。そし
て、この予め定めた制御電圧の範囲の最大レベルおよび
最小レベルの間の中心レベルからその最大レベルまでの
間を前述した第１の制御電圧範囲とする。またその中心
レベルから前記の最小レベルまでの間を前述した第２の
制御電圧範囲とする。
【００２０】ここに第１の電圧制御信号Ｖc1は中心レベ
ルから最大レベルに向かって周期的にスイープするよう
にし、また第２の電圧制御信号Ｖc2は中心レベルから最
小レベルに向かって周期的にスイープするようにする。
第１および第２の電圧制御信号Ｖc1およびＶc2はともに
周期的にスイープするが、その周期は、図中、ｔ2 とし
て示す。そしてＶc1およびＶc2がそれぞれ中心レベルか
らスイープを開始するタイミングを相互にずらす。図
中、ｔ1 としてそのずれを示す。原理的にはこのような
時間ｔ1 は不要であるが、実際の運用上、このようなず
れを設けておいた方が都合がよい。なぜなら、図４に示
すＶ0 が仮に中心レベルとほぼ一致するような場合が生
じたとき、第１の同期検出部31と第２の同期検出部32の
双方が同時に同期検出を行ってしまい、動作が不安定に
なるからである。このようなずれ時間ｔ1 を作るため
に、第１および第２のスイープ制御手段15および25の間
を制御線36（図３）で結び、相手方に同期信号を送るよ
うにする。
ルから最大レベルに向かって周期的にスイープするよう
にし、また第２の電圧制御信号Ｖc2は中心レベルから最
小レベルに向かって周期的にスイープするようにする。
第１および第２の電圧制御信号Ｖc1およびＶc2はともに
周期的にスイープするが、その周期は、図中、ｔ2 とし
て示す。そしてＶc1およびＶc2がそれぞれ中心レベルか
らスイープを開始するタイミングを相互にずらす。図
中、ｔ1 としてそのずれを示す。原理的にはこのような
時間ｔ1 は不要であるが、実際の運用上、このようなず
れを設けておいた方が都合がよい。なぜなら、図４に示
すＶ0 が仮に中心レベルとほぼ一致するような場合が生
じたとき、第１の同期検出部31と第２の同期検出部32の
双方が同時に同期検出を行ってしまい、動作が不安定に
なるからである。このようなずれ時間ｔ1 を作るため
に、第１および第２のスイープ制御手段15および25の間
を制御線36（図３）で結び、相手方に同期信号を送るよ
うにする。
【００２１】かくして、同期引込みに要する時間は最大
でもｔ1 ＋ｔ2 となる。このｔ1 ＋ｔ2 は図８に示すｔ
0 よりも小さくすることができる。この場合、ｔ1 はわ
ずかなずれ時間でよいから、ｔ1 ≪ｔ0 に選ぶことは容
易である。また、ｔ2 は第１および第２の電圧制御信号
Ｖc1およびＶc2の各スイープ時間を短く設定することに
より、ｔ2 ≪ｔ0 とすることは容易である。つまり、図
４におけるＶc1およびＶc2の傾斜を鋭くすればよい。な
お、これらＶc1およびＶc2を生成するための第１および
第２のスイープ制御手段15および25はそれぞれ例えば市
販の鋸歯状波発生回路で実現することができる。
でもｔ1 ＋ｔ2 となる。このｔ1 ＋ｔ2 は図８に示すｔ
0 よりも小さくすることができる。この場合、ｔ1 はわ
ずかなずれ時間でよいから、ｔ1 ≪ｔ0 に選ぶことは容
易である。また、ｔ2 は第１および第２の電圧制御信号
Ｖc1およびＶc2の各スイープ時間を短く設定することに
より、ｔ2 ≪ｔ0 とすることは容易である。つまり、図
４におけるＶc1およびＶc2の傾斜を鋭くすればよい。な
お、これらＶc1およびＶc2を生成するための第１および
第２のスイープ制御手段15および25はそれぞれ例えば市
販の鋸歯状波発生回路で実現することができる。
【００２２】図５は第１のＰＬＬ制御系側での動作を表
すフローチャートであり、図６は第２のＰＬＬ制御系側
での動作を表すフローチャートである。図５のフローチ
ャートのステップ47では、同期検出部31において同期が
外れたか否かを常時検出しており、同期検出がなされて
いないとき（No）、すなわち外部クロックが断となって
いるとき、次のステップが実行される。
すフローチャートであり、図６は第２のＰＬＬ制御系側
での動作を表すフローチャートである。図５のフローチ
ャートのステップ47では、同期検出部31において同期が
外れたか否かを常時検出しており、同期検出がなされて
いないとき（No）、すなわち外部クロックが断となって
いるとき、次のステップが実行される。
【００２３】第１ステップ（41） 制御選択部33は、制御器12ではなく、第１のスイープ制
御手段15からの出力を選択する。ここにスイープ制御が
開始される。 第２ステップ（42） 第１の位相差検出器においてその２つの比較入力に与え
られた信号の相互間の位相差を検出する。
御手段15からの出力を選択する。ここにスイープ制御が
開始される。 第２ステップ（42） 第１の位相差検出器においてその２つの比較入力に与え
られた信号の相互間の位相差を検出する。
【００２４】第３ステップ（43） 第１の同期検出部31にて同期検出を行う。この第３ステ
ップと第２ステップは対になって常時繰り返される。こ
こで外部クロックｆ0 が入力されたとする。そしてこの
ｆ0 と、前記スイープ制御のもとでのｆ1 との間の位相
が一致すると同期検出がなされ、次のステップに移る。
ップと第２ステップは対になって常時繰り返される。こ
こで外部クロックｆ0 が入力されたとする。そしてこの
ｆ0 と、前記スイープ制御のもとでのｆ1 との間の位相
が一致すると同期検出がなされ、次のステップに移る。
【００２５】第４ステップ（44） 第３ステップで同期検出がなされると、第１の制御選択
部33は、第１のVCO13との接続を、第１のスイープ制御
手段15から第１の制御器12側へ切り替える。つまり、先
のスイープ制御から通常のＰＬＬ制御に切り替える。こ
の時点で第１のＰＬＬ制御系はほぼ位相同期状態に入っ
ている。
部33は、第１のVCO13との接続を、第１のスイープ制御
手段15から第１の制御器12側へ切り替える。つまり、先
のスイープ制御から通常のＰＬＬ制御に切り替える。こ
の時点で第１のＰＬＬ制御系はほぼ位相同期状態に入っ
ている。
【００２６】第５ステップ（45） 上記第３ステップで同期検出がなされると、上記の第４
ステップ（44）が開始し、これとほぼ同時期に、ＶＣＯ
選択部35は第１のVCO13 からの出力（ｆi1）を選択す
る。 第６ステップ（46） 通常のＰＬＬ制御のもとでの位相差検出を第１の位相差
検出器11にて行う。この通常のＰＬＬ制御が実行されて
いる間（図中のループＬ１）も、第１の同期検出部31に
よる同期検出は行われる。
ステップ（44）が開始し、これとほぼ同時期に、ＶＣＯ
選択部35は第１のVCO13 からの出力（ｆi1）を選択す
る。 第６ステップ（46） 通常のＰＬＬ制御のもとでの位相差検出を第１の位相差
検出器11にて行う。この通常のＰＬＬ制御が実行されて
いる間（図中のループＬ１）も、第１の同期検出部31に
よる同期検出は行われる。
【００２７】もし外部クロック入力が断となったとする
と、初めに説明した第１ステップ（41）に戻る。図６の
フローチャートは第２のＰＬＬ制御系に係る動作であ
り、その内容はステップ51〜57からなるが、これらは前
述のステップ41〜47と全く等価である。異なるのはステ
ップ45および55であり、外部クロック断となった後、も
し第２のＰＬＬ制御系の同期検出（ステップ53）の方が
第１のＰＬＬ制御系同期検出（ステップ43）よりも早く
行われたとすると、ステップ55で選択された第２のVCO2
3 の出力（ｆi2）が、ＰＬＬ回路からの内部クロックｆ
i として選ばれることになる。
と、初めに説明した第１ステップ（41）に戻る。図６の
フローチャートは第２のＰＬＬ制御系に係る動作であ
り、その内容はステップ51〜57からなるが、これらは前
述のステップ41〜47と全く等価である。異なるのはステ
ップ45および55であり、外部クロック断となった後、も
し第２のＰＬＬ制御系の同期検出（ステップ53）の方が
第１のＰＬＬ制御系同期検出（ステップ43）よりも早く
行われたとすると、ステップ55で選択された第２のVCO2
3 の出力（ｆi2）が、ＰＬＬ回路からの内部クロックｆ
i として選ばれることになる。
【００２８】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬ回路において新たに同期状態に入るまでの同期引込
み時間を従来に比べて一層短縮することが可能になる。
ＬＬ回路において新たに同期状態に入るまでの同期引込
み時間を従来に比べて一層短縮することが可能になる。
【図１】本発明に係るＰＬＬ回路の原理構成図である。
【図２】本発明に係るスイープ制御を図解したダイアグ
ラムである。
ラムである。
【図３】本発明に基づく一実施例を表すブロック図であ
る。
る。
【図４】本発明に係るスイープ制御の一例を示すダイア
グラムである。
グラムである。
【図５】第１のＰＬＬ制御系側での動作を表すフローチ
ャートである。
ャートである。
【図６】第２のＰＬＬ制御系側での動作を表すフローチ
ャートである。
ャートである。
【図７】一般的なＰＬＬ回路の構成を示す図である。
【図８】ＰＬＬ回路における同期引込みの過程を表す図
である。
である。
10…第１のＰＬＬ制御系 13…第１の電圧制御形発振器 15…第１のスイープ制御手段 20…第２のＰＬＬ制御系 23…第２の電圧制御形発振器 25…第２のスイープ制御手段 ｆ0 …外部クロック ｆi …内部クロック
Claims (3)
- 【請求項１】 外部クロック（ｆ0 ) に位相同期した内
部クロックを生成するＰＬＬ回路において、 前記外部クロック（ｆ0 ）を受信するとともに、第１の
前記内部クロック（ｆ i1) を出力するための第１の電圧
制御形発振器（13）を含んでなる第１のＰＬＬ制御系
（10）と、 前記外部クロック（ｆ0 ) を受信するとともに、第２の
前記内部クロック（ｆ i2) を出力するための第２の電圧
制御形発振器（23）を含んでなる第２のＰＬＬ制御系
（20）と、 前記第１の電圧制御形発振器（13）に対し、第１の制御
電圧範囲内で周期的にスイープする第１の電圧制御信号
（Ｖc1) を印加する第１のスイープ制御手段（15）と、 前記第２の電圧制御形発振器（23）に対し、前記第１の
制御電圧範囲と異なる第２の制御電圧範囲内で周期的に
スイープする第２の電圧制御信号（Ｖc2) を印加する第
２のスイープ制御手段（25）と、 前記第１および第２のＰＬＬ制御系（10, 20) 内にてい
ずれも同期検出がなされていないときは前記第１および
第２のスイープ制御手段（15, 25) によるスイープ制御
を実行し、この実行のもとで先に同期検出した該第１ま
たは第２のＰＬＬ制御系のいずれか一方を選択するとと
もに当該スイープ制御手段からの前記電圧制御信号によ
るスイープ制御から当該ＰＬＬ制御系自身のＰＬＬ制御
に切換えて得た前記内部クロックを送出する選択制御手
段（30）とから構成することを特徴とするＰＬＬ回路。 - 【請求項２】 前記第１および第２の電圧制御形発振器
（13, 23）をともに同一構成とし、 各該電圧制御発振器（13, 23）に印加すべき予め定めた
制御電圧の範囲の最大レベルおよび最小レベルの間の中
心レベルから該最大レベルまでの間を前記第１の制御電
圧範囲とし、 該中心レベルから前記最小レベルまでの間を前記第２の
制御電圧範囲とし、 前記第１の電圧制御信号は前記中心レベルから前記最大
レベルに向かって周期的にスイープし、 前記第２の電圧制御信号は前記中心レベルから前記最小
レベルに向かって周期的にスイープする請求項１に記載
のＰＬＬ回路。 - 【請求項３】 前記第１および第２の電圧制御信号がそ
れぞれ前記中心レベルからスイープを開始するタイミン
グを相互にずらす請求項２に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051886A JPH05284017A (ja) | 1991-03-18 | 1991-03-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051886A JPH05284017A (ja) | 1991-03-18 | 1991-03-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05284017A true JPH05284017A (ja) | 1993-10-29 |
Family
ID=12899368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051886A Withdrawn JPH05284017A (ja) | 1991-03-18 | 1991-03-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05284017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292059A (ja) * | 2000-04-04 | 2001-10-19 | Denso Corp | 位相同期発振装置 |
| JP2008219464A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | クロック発生装置 |
-
1991
- 1991-03-18 JP JP3051886A patent/JPH05284017A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292059A (ja) * | 2000-04-04 | 2001-10-19 | Denso Corp | 位相同期発振装置 |
| JP2008219464A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | クロック発生装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |