JPH05289950A - メモリ試験高速化制御方式 - Google Patents
メモリ試験高速化制御方式Info
- Publication number
- JPH05289950A JPH05289950A JP4118559A JP11855992A JPH05289950A JP H05289950 A JPH05289950 A JP H05289950A JP 4118559 A JP4118559 A JP 4118559A JP 11855992 A JP11855992 A JP 11855992A JP H05289950 A JPH05289950 A JP H05289950A
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- JP
- Japan
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- memory
- address
- address signal
- bus
- signal
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 60
- 230000001133 acceleration Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 メモリに試験データを書き込む際、特定のア
ドレスに同時に試験データを書き込むことにより試験時
間を短縮する。 【構成】 メモリ４とアドレスバス６からのアドレスバ
ス信号の間に入り、各アドレスバス信号を有効とするか
無効とするかを決定するアドレス信号有効／無効記憶部
１ａ，１ｂの情報を基にアドレスバス信号を操作するア
ドレス信号制御部２ａ，２ｂからなり、特定のアドレス
を同時に選択し、書き込み時間を短縮する。
ドレスに同時に試験データを書き込むことにより試験時
間を短縮する。 【構成】 メモリ４とアドレスバス６からのアドレスバ
ス信号の間に入り、各アドレスバス信号を有効とするか
無効とするかを決定するアドレス信号有効／無効記憶部
１ａ，１ｂの情報を基にアドレスバス信号を操作するア
ドレス信号制御部２ａ，２ｂからなり、特定のアドレス
を同時に選択し、書き込み時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明はメモリの試験方式に係
り、特に試験の高速化を図るメモリ試験高速化制御方式
に関するものである。
り、特に試験の高速化を図るメモリ試験高速化制御方式
に関するものである。
【０００２】
【従来の技術】従来この種のメモリの試験方式はメモリ
アドレスを１バイト毎に選択し、その選択したアドレス
毎にデータを書き込む方式となっていた。
アドレスを１バイト毎に選択し、その選択したアドレス
毎にデータを書き込む方式となっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
へのデータの書き込み方式では、メモリアドレスを１バ
イト毎に選択し書き込みを行うため、メモリの容量が増
えるにしたがい試験時間も増えるという課題があった。
へのデータの書き込み方式では、メモリアドレスを１バ
イト毎に選択し書き込みを行うため、メモリの容量が増
えるにしたがい試験時間も増えるという課題があった。
【０００４】
【課題を解決するための手段】本発明のメモリ試験高速
化制御方式は、メモリとＣＰＵおよびアドレスバス・デ
ータバス・Ｉ／Ｏバスならびに読み出し／書き込み信号
線からなる装置におけるメモリ診断方法において、上記
メモリに試験データを書き込むに当たり、上記ＣＰＵか
らのアドレス信号を有効とするか無効とするかを上記Ｉ
／Ｏバスにより記憶する記憶手段と、この記憶手段から
の情報と上記ＣＰＵからの読み出し／書き込み信号によ
りアドレス信号線の有効／無効を決定する決定手段を備
えるものである。
化制御方式は、メモリとＣＰＵおよびアドレスバス・デ
ータバス・Ｉ／Ｏバスならびに読み出し／書き込み信号
線からなる装置におけるメモリ診断方法において、上記
メモリに試験データを書き込むに当たり、上記ＣＰＵか
らのアドレス信号を有効とするか無効とするかを上記Ｉ
／Ｏバスにより記憶する記憶手段と、この記憶手段から
の情報と上記ＣＰＵからの読み出し／書き込み信号によ
りアドレス信号線の有効／無効を決定する決定手段を備
えるものである。
【０００５】
【作用】本発明においては、メモリに試験データを書き
込む際、特定のアドレスに同時に試験データを書き込む
ようにする。
込む際、特定のアドレスに同時に試験データを書き込む
ようにする。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１ａ，１ｂはアドレス信号有
効／無効記憶部で、この記憶部はメモリ４に試験データ
を書き込むに当たり、ＣＰＵ３からのアドレス信号を有
効とするか無効とするかを記憶する記憶手段を構成して
いる。２ａ，２ｂはアドレス信号制御部で、この制御部
は上記アドレス信号有効／無効を記憶する記憶手段から
の情報とＣＰＵ３からの読み出し／書き込み信号により
アドレス信号線の有効／無効を決定する決定手段を構成
している。４はメモリブロックＡ４ａとメモリブロック
Ｂ４ｂからなるメモリ、５はデータバス、６はアドレス
バス、７はＩ／Ｏバス、８は読み出し／書き込み信号線
である。
ある。この図１において、１ａ，１ｂはアドレス信号有
効／無効記憶部で、この記憶部はメモリ４に試験データ
を書き込むに当たり、ＣＰＵ３からのアドレス信号を有
効とするか無効とするかを記憶する記憶手段を構成して
いる。２ａ，２ｂはアドレス信号制御部で、この制御部
は上記アドレス信号有効／無効を記憶する記憶手段から
の情報とＣＰＵ３からの読み出し／書き込み信号により
アドレス信号線の有効／無効を決定する決定手段を構成
している。４はメモリブロックＡ４ａとメモリブロック
Ｂ４ｂからなるメモリ、５はデータバス、６はアドレス
バス、７はＩ／Ｏバス、８は読み出し／書き込み信号線
である。
【０００７】図２は図１におけるアドレス信号有効／無
効記憶部１ａ，１ｂの構成例を示す説明図で、アドレス
毎の有効／無効を記憶している。この図２において、Ａ
０，Ａ１，Ａ２・・・Ａｎはメモリアドレスを示す。そ
して、論理レベル「１」は有効とするものであり、論理
レベル「０」は無効とするものである。図３は図１にお
けるメモリとアドレス信号有効／無効記憶部およびアド
レス信号制御部に係る部分を抽出して示したブロック図
である。この図３において図１と同一符号のものは相当
部分を示し、１１，１２はアドレス信号有効／無効記憶
部、２１，２２はアドレス信号制御部である。そして、
この図３は図１におけるアドレス信号制御部２ａ，２ｂ
を中心とした詳細回路図で、例としてメモリブロックＡ
４ａは００（Ａ１，Ａ０）と０１（Ａ１，Ａ０）の２つ
のメモリアドレス、メモリブロックＢ４ｂは１０（Ａ
１，Ａ０）と１１（Ａ１，Ａ０）の２つのメモリアドレ
ス、そしてそれぞれのメモリブロックＡ４ａおよびメモ
リブロックＢ４ｂにはＡ０，Ａ１の２本のアドレス信号
線が接続されている構成の回路とする。図１におけるア
ドレス信号有効／無効記憶部１ａ，１ｂは、ＣＰＵ３か
らのアドレス信号線の状態を制御する情報を記憶してい
る回路で、この情報はプログラムによりＩ／Ｏバス７を
介してメモリブロック単位に変更可能とする。また、ア
ドレス信号制御部２ａ，２ｂはＣＰＵ３からの読み出し
／書き込み信号と、アドレス信号有効／無効記憶部１
ａ，１ｂの情報を基にメモリ４に対してどのようなアド
レス信号を出すか決定する回路である。
効記憶部１ａ，１ｂの構成例を示す説明図で、アドレス
毎の有効／無効を記憶している。この図２において、Ａ
０，Ａ１，Ａ２・・・Ａｎはメモリアドレスを示す。そ
して、論理レベル「１」は有効とするものであり、論理
レベル「０」は無効とするものである。図３は図１にお
けるメモリとアドレス信号有効／無効記憶部およびアド
レス信号制御部に係る部分を抽出して示したブロック図
である。この図３において図１と同一符号のものは相当
部分を示し、１１，１２はアドレス信号有効／無効記憶
部、２１，２２はアドレス信号制御部である。そして、
この図３は図１におけるアドレス信号制御部２ａ，２ｂ
を中心とした詳細回路図で、例としてメモリブロックＡ
４ａは００（Ａ１，Ａ０）と０１（Ａ１，Ａ０）の２つ
のメモリアドレス、メモリブロックＢ４ｂは１０（Ａ
１，Ａ０）と１１（Ａ１，Ａ０）の２つのメモリアドレ
ス、そしてそれぞれのメモリブロックＡ４ａおよびメモ
リブロックＢ４ｂにはＡ０，Ａ１の２本のアドレス信号
線が接続されている構成の回路とする。図１におけるア
ドレス信号有効／無効記憶部１ａ，１ｂは、ＣＰＵ３か
らのアドレス信号線の状態を制御する情報を記憶してい
る回路で、この情報はプログラムによりＩ／Ｏバス７を
介してメモリブロック単位に変更可能とする。また、ア
ドレス信号制御部２ａ，２ｂはＣＰＵ３からの読み出し
／書き込み信号と、アドレス信号有効／無効記憶部１
ａ，１ｂの情報を基にメモリ４に対してどのようなアド
レス信号を出すか決定する回路である。
【０００８】つぎに図１および図３に示す実施例の動作
を図２を参照して説明する。まず、メモリアドレス００
（Ａ１，Ａ０）にデータを書き込む命令が実行された場
合には、アドレス信号制御部２１はＣＰＵ３からの読み
出し／書き込み信号線８から読み出し／書き込み信号
と、アドレス信号有効／無効記憶部１１の情報を基にメ
モリ４に対してどのようなアドレス信号を出すか決定す
る。最初に、メモリブロックＡ４ａ，メモリブロックＢ
４ｂにそれぞれ対応したアドレス信号有効／無効記憶部
１ａ，１ｂのＡ０，Ａ１に「１」を書き込みＡ０，Ａ１
のアドレス信号を有効としておく、この状態ではメモリ
００（Ａ１，Ａ０）にデータを書き込む命令は、従来通
り００（Ａ１，Ａ０）のアドレスのメモリのみが選択さ
れデータが書き込まれる。
を図２を参照して説明する。まず、メモリアドレス００
（Ａ１，Ａ０）にデータを書き込む命令が実行された場
合には、アドレス信号制御部２１はＣＰＵ３からの読み
出し／書き込み信号線８から読み出し／書き込み信号
と、アドレス信号有効／無効記憶部１１の情報を基にメ
モリ４に対してどのようなアドレス信号を出すか決定す
る。最初に、メモリブロックＡ４ａ，メモリブロックＢ
４ｂにそれぞれ対応したアドレス信号有効／無効記憶部
１ａ，１ｂのＡ０，Ａ１に「１」を書き込みＡ０，Ａ１
のアドレス信号を有効としておく、この状態ではメモリ
００（Ａ１，Ａ０）にデータを書き込む命令は、従来通
り００（Ａ１，Ａ０）のアドレスのメモリのみが選択さ
れデータが書き込まれる。
【０００９】つぎに、メモリブロックＢ４ｂに対応した
アドレス信号有効／無効記憶部１２にＡ０＝１，Ａ１＝
０を書き込む。すると、メモリアドレスＡ１のアドレス
信号はアドレスバスの信号が無視され、メモリブロック
Ｂ４ｂに対してあたかもＡ１＝１の信号がアドレスバス
から来たように見せることができる。つまり、ＣＰＵ３
からメモリアドレス００（Ａ１，Ａ０）にデータを書き
込む命令が、メモリ側から見れば００（Ａ１，Ａ０）と
１０（Ａ１，Ａ０）が同時に選択されたように見せるこ
とができる。すなわち、メモリブロックＡ４ａとメモリ
ブロックＢ４ｂはメモリアドレスＡ１のアドレス信号線
を無視したとすると同一のアドレスに割り付けられてい
ると見せることができ、一回の書き込み処理においてメ
モリブロックＡ４ａとメモリブロックＢ４ｂの両方にデ
ータを書き込むことができる。
アドレス信号有効／無効記憶部１２にＡ０＝１，Ａ１＝
０を書き込む。すると、メモリアドレスＡ１のアドレス
信号はアドレスバスの信号が無視され、メモリブロック
Ｂ４ｂに対してあたかもＡ１＝１の信号がアドレスバス
から来たように見せることができる。つまり、ＣＰＵ３
からメモリアドレス００（Ａ１，Ａ０）にデータを書き
込む命令が、メモリ側から見れば００（Ａ１，Ａ０）と
１０（Ａ１，Ａ０）が同時に選択されたように見せるこ
とができる。すなわち、メモリブロックＡ４ａとメモリ
ブロックＢ４ｂはメモリアドレスＡ１のアドレス信号線
を無視したとすると同一のアドレスに割り付けられてい
ると見せることができ、一回の書き込み処理においてメ
モリブロックＡ４ａとメモリブロックＢ４ｂの両方にデ
ータを書き込むことができる。
【００１０】
【発明の効果】以上説明したように本発明は、メモリに
試験データを書き込む際、特定のアドレスに同時に試験
データを書き込むようにしたので、異なるアドレスのメ
モリを同時に選択することが可能となり、メモリ容量が
増加してもデータ書き込み時の時間を一定にすることが
でき、メモリ試験全体として試験時間を短縮することが
できるという効果がある。
試験データを書き込む際、特定のアドレスに同時に試験
データを書き込むようにしたので、異なるアドレスのメ
モリを同時に選択することが可能となり、メモリ容量が
増加してもデータ書き込み時の時間を一定にすることが
でき、メモリ試験全体として試験時間を短縮することが
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１におけるアドレス信号有効／無効記憶部の
構成例を示す説明図である。
構成例を示す説明図である。
【図３】図１におけるメモリとアドレス信号有効／無効
記憶部およびアドレス信号制御部に係る部分を抽出して
示したブロック図である。
記憶部およびアドレス信号制御部に係る部分を抽出して
示したブロック図である。
１ａ，１ｂ アドレス信号有効／無効記憶部 ２ａ，２ｂ アドレス信号制御部 ３ ＣＰＵ ４ メモリ ５ データバス ６ アドレスバス ７ Ｉ／Ｏバス ８ 読み出し／書き込み信号線
Claims (1)
- 【請求項１】 メモリとＣＰＵおよびアドレスバス・デ
ータバス・Ｉ／Ｏバスならびに読み出し／書き込み信号
線からなる装置におけるメモリ診断方法において、前記
メモリに試験データを書き込むに当たり前記ＣＰＵから
のアドレス信号を有効とするか無効とするかを前記Ｉ／
Ｏバスにより記憶する記憶手段と、この記憶手段からの
情報と、前記ＣＰＵからの読み出し／書き込み信号によ
りアドレス信号線の有効／無効を決定する決定手段を備
えることを特徴とするメモリ試験高速化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118559A JPH05289950A (ja) | 1992-04-13 | 1992-04-13 | メモリ試験高速化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118559A JPH05289950A (ja) | 1992-04-13 | 1992-04-13 | メモリ試験高速化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289950A true JPH05289950A (ja) | 1993-11-05 |
Family
ID=14739593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118559A Pending JPH05289950A (ja) | 1992-04-13 | 1992-04-13 | メモリ試験高速化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289950A (ja) |
-
1992
- 1992-04-13 JP JP4118559A patent/JPH05289950A/ja active Pending
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