JPH05290077A - アキュムレータ - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さくて済む、動作速度が全加算
器ｐ個分程度の遅延時間であるｎ重の時分割多重処理の
アキュムレータを構成する。 【構成】 １段目のレジスタＲより上の部分でｊビット
目の入力データＩ_j と、ｊビット目の累加算結果の加算
を全加算器（ＦＡ）１０で行っている。そして、１段目
と２段目のレジスタＲ間でｊ＋１ビット目の入力データ
Ｉ_j+1 と、ｊ＋１ビット目の累加算結果と、全加算器１
０からの桁上げ出力の加算を全加算器（ＦＡ）１１で行
っている。さらに、２段目と３段目のレジスタＲ間でｊ
＋２ビット目の入力データＩ_j+2 と、ｊ＋２ビット目の
累加算結果と、全加算器１１からの桁上げ出力の加算を
全加算器１２（ＦＡ）で行っている。これにより、６
（＝ｎ）段目のレジスタＲ出力はｊビット目にのみキャ
リが存在し、ｊ＋１ビット目およびｊ＋２ビット目には
キャリが存在しない形となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重処理により
複数のデータ群をそれぞれ累加算するアキュムレータに
関するものである。

【０００２】

【従来の技術】アキュムレータ（累加算器）の回路構成
が特開昭６４−８６２７１号公報、特開平３−１０９６
７０号公報に開示されている。特開昭６４−８６２７１
号公報には、キャリ（桁上げ）を各ビットごとに残して
加算していくことにより、全加算器（ＦＡ）１個分程度
の遅延時間で計算でき、高速動作可能となることが示さ
れている。また、特開平３−１０９６７０号公報ではキ
ャリをｒ（ｒは２以上の整数）ビットごとに残して加算
していくことにより、全加算器ｒ個分程度の遅延時間で
計算でき、高速動作可能となることが示されている。な
お特開昭６４−８６２７１号公報の装置の方が、特開平
３−１０９６７０号公報の装置より高速だが、回路規模
も大きい。

【０００３】特開昭６４−８６２７１号公報の装置の構
成を図３に示す。この図では１ビット分（ｊビット目）
しか図示していないが、実際には語長分だけ図３の構成
を並列に使用して演算を行う。また、この出力は１ビッ
ト当たり、キャリ（桁上げ出力）とサム（和出力）の２
本の配線で出力（即ち、冗長な表現で出力）されるの
で、冗長でない通常の二進表現に戻す為には、図とは別
に桁上げ加算器が後処理回路として必要である。なおこ
の図において、Ａ＋Ｂ＋Ｃ＋・・・を計算する場合の入
力のタイミングチャートを図４に示す。

【０００４】さて、特開昭６４−８６２７１号公報の装
置は高速で動作するので低ビットレートのデータに対し
ては時分割多重処理が可能である。たとえば、 Ａ＋Ｂ＋Ｃ＋・・・ と Ａ′＋Ｂ′＋Ｃ′＋・・・ と Ａ″＋Ｂ″＋Ｃ″＋・・・ の３つの累加算を３重の時分割多重処理により、１つの
回路で兼用して計算するには特開昭６４−８６２７１号
公報の装置を応用して、図５の構成とすれば良い。この
ときの入力のタイミングチャートを図６に示す。

【０００５】図５においてはレジスタＲが３段直列につ
ながっているので、図６における３サイクルごとのデー
タ、即ち、 （Ａ、Ｂ、Ｃ、・・・） と （Ａ′、Ｂ′、Ｃ′、・・・） と （Ａ″、Ｂ″、Ｃ″、・・・） の３つの加算が１つの回路（図５）で演算可能となる。

【０００６】なお図５では１ビット分しか図示していな
いが、実際には語長分だけ図５の構成を並列に使用して
演算を行う。また、この出力は１ビット当たり、キャリ
（桁上げ出力）とサム（和出力）の２本の配線で出力
（即ち、冗長な表現で出力）されるので、冗長でない通
常の二進表現に戻す為には、図５とは別に桁上げ加算器
が後処理回路として必要である。

【０００７】３重の時分割多重処理のときの図５から類
推してわかるように、一般に特開昭６４−８６２７１号
公報の装置に対してｎ重の時分割多重処理を適用する
と、語長１ビット当たり、 全加算器 １個 レジスタ ２ｎ個 必要であり、回路規模の増大をまねいていた。

【０００８】また、特開平３−１０９６７０号公報（ｒ
ビットごとにキャリを残すアキュムレータ）の装置に対
してｎ重の時分割多重処理を適用すると、語長ｒビット
当たり、 全加算器 ｒ個 レジスタ （ｒ＋１）ｎ個 必要であり、即ち、 語長１ビット当たり、 全加算器 １個 レジスタ （ｒ＋１）ｎ／ｒ個 必要であり、回路規模の増大をまねいていた。（ｒは２
以上の整数）

【０００９】この２つの事柄をまとめると、従来技術の
動作速度が全加算器ｐ個分程度の遅延時間であるｎ重の
時分割多重処理のアキュムレータは、語長１ビット当た
り、 全加算器 １個 レジスタ （ｐ＋１）ｎ／ｐ個 必要であり、回路規模の増大をまねいていた。（ｐは１
以上の整数）

【００１０】

【発明が解決しようとする課題】解決しようとする問題
点は、時分割多重処理を行う場合に、従来は回路規模の
増大をまねいていたというものである。

【００１１】

【課題を解決するための手段】本発明は、時分割多重処
理により複数のデータ群をそれぞれ累加算するアキュム
レータにおいて、上記複数のデータ群の累加算結果を保
持するレジスタＲの内、所定のレジスタ間で所定の桁に
関する入力データとの加算（全加算器１０、１１、１
２）を行うことを特徴とするアキュムレータである。

【００１２】

【作用】これによれば、語長１ビット当たり、 全加算器 １個 レジスタ （ｐ＋１）ｎ／ｐ個 より回路規模が小さくて済む、動作速度が全加算器ｐ個
分程度の遅延時間であるｎ重の時分割多重処理のアキュ
ムレータ（ｐは１以上の整数）を構成することができ
る。

【００１３】

【実施例】ｎ＝６、ｐ＝１の実施例を図１に示す。この
図では３ビット分（ｊビット目、ｊ＋１ビット目、ｊ＋
２ビット目）しか図示していないが、実際には（語長／
３）個分だけ図１の構成を並列に使用して演算を行う。

【００１４】従来（たとえば図３）は、１段目のレジス
タＲより上の部分で各ビットの計算を全加算器で行い、
この全加算器はキャリを残したままの形で（即ち、キャ
リとサムの形で）出力し、これを１段目のレジスタＲが
受けていた。そして、１段目のレジスタＲからｎ（図３
ではｎ＝３）段目のレジスタＲまでを単に直列につない
だだけであり、このレジスタＲ間では演算を何も行って
いない。

【００１５】しかし、本発明では１段目のレジスタＲよ
り上の部分でｊビット目の入力データＩ_j と、ｊビット
目の累加算結果（６（＝ｎ）段目のｊビット目レジスタ
Ｒ出力、および、図１の下位からの桁上げ）の加算を全
加算器（ＦＡ）１０で行っている。そして、１段目のレ
ジスタＲと２段目のレジスタＲ間でｊ＋１ビット目の入
力データＩ_j+1 と、ｊ＋１ビット目の累加算結果（６
（＝ｎ）段目のｊ＋１ビット目レジスタＲ出力）と、全
加算器１０からの桁上げ出力の加算を全加算器（ＦＡ）
１１で行っている。さらに、２段目のレジスタＲと３段
目のレジスタＲ間でｊ＋２ビット目の入力データＩ_j+2
と、ｊ＋２ビット目の累加算結果（６（＝ｎ）段目のｊ
＋２ビット目レジスタＲ出力）と、全加算器１１からの
桁上げ出力の加算を全加算器１２（ＦＡ）で行ってい
る。

【００１６】これにより、６（＝ｎ）段目のレジスタＲ
出力はｊビット目にのみキャリ（図１の下位からの桁上
げ）が存在し、ｊ＋１ビット目およびｊ＋２ビット目に
はキャリが存在しない形となる。即ち、ｊビット目にの
みキャリが存在するという冗長な表現で出力端子Ｏ_j 、
Ｏ_j+1 、Ｏ_j+2 に出力されることになる。

【００１７】ｎ段目のレジスタＲ出力はフィードバック
出力端子Ｏ_j 、Ｏ_j+1 、Ｏ_j+2 に出力されると共にされ
て、入力端子Ｉ_j 、Ｉ_j+1 、Ｉ_j+2 からのデータと全加
算器１０、１１、１２により加算される。

【００１８】図１の特徴として全加算器は必ず１個ずつ
レジスタＲにより挟まれている点があげられる。従っ
て、動作速度は全加算器１個分程度の遅延時間となる。

【００１９】図１では、３段目のレジスタＲまでに全加
算器を合計３個（１０、１１、１２）挟んでいたが、こ
れを一般化してｍ段目のレジスタＲまでに全加算器を合
計ｍ個挟んで回路を構成することもできる。ただし、ｍ
はｎ以下です。

【００２０】この場合（ｐ＝１の場合の一般化）の回路
規模は、語長１ビット当たり、 全加算器 １個 レジスタ ｛（語長ｍビット当たりの１段目からｍ段目
までのレジスタＲの総数）＋（語長ｍビット当たりのｍ
＋１段目からｎ段目までのレジスタＲの総数）｝／ｍ ＝｛（（３ｍ＋１）ｍ／２）＋（（ｍ＋１）（ｎ−ｍ））｝／ｍ ＝ｍ／２−１／２＋ｎ＋ｎ／ｍ個 となり、ｋ＝√（２ｎ）のとき、最小規模となりその規
模は語長１ビット当たり、 全加算器 １個 レジスタ ｎ−１／２＋√（２ｎ）個 となる。従ってｎが充分大きいとき、レジスタＲの個数
は約ｎ個となり、従来（ｐ＝１）のときより語長１ビッ
ト当たり約ｎ個の節約となる。

【００２１】さらに、最終的に得られる出力（累加算結
果）は語長ｍビット当たり冗長な配線（出力）が１ビッ
トであり、冗長でない通常の二進表現に戻す為の変換
（桁上げ加算器）も従来（ｐ＝１）のときより小規模構
成でできる。

【００２２】こうして上述の装置によれば、語長１ビッ
ト当たり、 全加算器 １個 レジスタ （ｐ＋１）ｎ／ｐ個 より回路規模が小さくて済む、動作速度が全加算器ｐ個
分程度の遅延時間であるｎ重の時分割多重処理のアキュ
ムレータ（ｐは１以上の整数）を構成することができる
ものである。

【００２３】以上、ｐ＝１の場合について本発明を適用
したものについて述べたが、次にｎ＝２０、ｐ＝３、ｍ
＝２の場合について述べることにする。もちろん一般化
出来る（任意のｎ、ｐ、ｍ（ｍはｎ以下です。））こと
はいうまでもないが、複雑になるので割愛する。

【００２４】ここでいうｍとは、上述のｍのことであ
り、即ち、ｍ段目のレジスタＲまでにｐビット加算器を
合計ｍ個挟むことを意味している。ｎ＝２０、ｐ＝３、
ｍ＝２の場合の回路を図２に示す。この図では６（＝ｍ
ｐ）ビット分（ｊビット目、ｊ＋１ビット目、・・・ｊ
＋５（＝ｊ＋ｍｐー１）ビット目）しか図示していない
が、実際には（語長／６＝語長／ｍｐ）個分だけ図２の
構成を並列に使用して演算を行う。

【００２５】従来（図示省略）は、１段目のレジスタＲ
より上の部分で各ビットの計算をｐビット加算器で行
い、このｐビット加算器はキャリを残したままの形で
（即ち、キャリとサムの形で）出力し、これを１段目の
レジスタＲが受けていた。そして、１段目のレジスタＲ
からｎ段目のレジスタＲまでを単に直列につないだだけ
であり、このレジスタＲ間では演算を何も行っていな
い。

【００２６】しかし、本発明（図２）では、１段目のレ
ジスタＲより上の部分でｊビット目、ｊ＋１ビット目、
ｊ＋２ビット目の入力データＩ_j 、Ｉ_j+1 、Ｉ_j+2 と、
ｊビット目、ｊ＋１ビット目、ｊ＋２ビット目の累加算
結果（２０（＝ｎ）段目のｊビット目レジスタＲ出力、
ｊ＋１ビット目レジスタＲ出力、ｊ＋２ビット目レジス
タＲ出力、および、図２の下位からのｊビット目へ桁上
げ）の加算を３ビット（＝ｐ）加算器で行っている。

【００２７】そして、１段目のレジスタＲと２段目のレ
ジスタＲ間でｊ＋３ビット目、ｊ＋４ビット目、ｊ＋５
ビット目の入力データＩ_j+3 、Ｉ_j+4 、Ｉ_j+5 と、ｊ＋
３ビット目、ｊ＋４ビット目、ｊ＋５ビット目の累加算
結果（２０（＝ｎ）段目のｊ＋３ビット目レジスタＲ出
力、ｊ＋４ビット目レジスタＲ出力、ｊ＋５ビット目レ
ジスタＲ出力と、前記３ビット加算器からのｊ＋３ビッ
ト目への桁上げ出力の加算を３（＝ｐ）ビット加算器で
行っている。

【００２８】また、図２では全加算器３（＝ｐ）個によ
り構成された３ビット（＝ｐ）加算器は、必ずレジスタ
Ｒにより挟まれているので、動作速度は全加算器３個分
程度の遅延時間となる。

【００２９】図２の回路規模は、語長１ビット当たり、 全加算器 １個 レジスタ １４３／６個。 となり、従来（ｎ＝２０、ｐ＝３）のときより語長１ビ
ット当たり（ｐ＋１）ｎ／ｐ−（１４３／６）＝１７／
６個レジスタＲの節約となる。

【００３０】なお図１、図２を見て分かる様に、ｍ段目
〜ｎ段目のレジスタＲは単に直列につないであるだけだ
から、ｍ段目〜ｎ段目のレジスタＲの代わりに、（ｎ−
ｍ＋１）ワードのＦＩＦＯあるいはメモリを用いても良
い。

【００３１】

【発明の効果】この発明によれば、語長１ビット当た
り、 全加算器 １個 レジスタ （ｐ＋１）ｎ／ｐ個 より回路規模が小さくて済む、動作速度が全加算器ｐ個
分程度の遅延時間であるｎ重の時分割多重処理のアキュ
ムレータ（ｐは１以上の整数）を構成することができる
ようになった。

【図面の簡単な説明】

【図１】本発明によるアキュムレータの一例の構成図で
ある。

【図２】本発明によるアキュムレータの他の例の構成図
である。

【図３】従来のアキュムレータの構成図である。

【図４】その説明のための図である。

【図５】従来の多重化したアキュムレータの構成図であ
る。

【図６】その説明のための図である。

【符号の説明】

１０、１１、１２ 全加算器 Ｒ レジスタ Ｉ_j 、Ｉ_j+1 、Ｉ_j+2 入力端子 Ｏ_j 、Ｏ_j+1 、Ｏ_j+2 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 時分割多重処理により複数のデータ群を
   それぞれ累加算するアキュムレータにおいて、 上記複数のデータ群の累加算結果を保持するレジスタの
   内、所定のレジスタ間で所定の桁に関する入力データと
   の加算を行うことを特徴とするアキュムレータ。