JPH05291293A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05291293A JPH05291293A JP4116758A JP11675892A JPH05291293A JP H05291293 A JPH05291293 A JP H05291293A JP 4116758 A JP4116758 A JP 4116758A JP 11675892 A JP11675892 A JP 11675892A JP H05291293 A JPH05291293 A JP H05291293A
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- Japan
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- inverted trapezoidal
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Abstract
(57)【要約】
【目的】 オフセットゲート構造の薄膜トランジスタに
おいて、微細なオフセット長を容易に、かつ高精度に得
る。 【構成】 逆台形状のレジストパターン５ａを形成し、
これをマスクとしてゲート電極４ａを形成し、さらに同
レジストパターン５ａマスクとしてポリシリコン層２に
イオン注入でソース・ドレイン領域６を形成する。ソー
ス・ドレイン領域６相互間のポリシリコン層２部分であ
るチャネル領域７は、逆台形状レジストパターン５ａの
上面部の幅で決り、同レジストパターン５ａの下面部の
幅で決るゲート電極４ａの外側に突出し、この突出部分
の長さ、すなわちオフセット長は、逆台形状レジストパ
ターン５ａの上面部と下面部の幅の差で決る。すなわ
ち、この発明では、逆台形状レジストパターン５ａの上
面部と下面部の幅の差により自己整合的に容易に且つ高
精度に微細なオフセット長が得られる。
おいて、微細なオフセット長を容易に、かつ高精度に得
る。 【構成】 逆台形状のレジストパターン５ａを形成し、
これをマスクとしてゲート電極４ａを形成し、さらに同
レジストパターン５ａマスクとしてポリシリコン層２に
イオン注入でソース・ドレイン領域６を形成する。ソー
ス・ドレイン領域６相互間のポリシリコン層２部分であ
るチャネル領域７は、逆台形状レジストパターン５ａの
上面部の幅で決り、同レジストパターン５ａの下面部の
幅で決るゲート電極４ａの外側に突出し、この突出部分
の長さ、すなわちオフセット長は、逆台形状レジストパ
ターン５ａの上面部と下面部の幅の差で決る。すなわ
ち、この発明では、逆台形状レジストパターン５ａの上
面部と下面部の幅の差により自己整合的に容易に且つ高
精度に微細なオフセット長が得られる。
Description
【０００１】
【産業上の利用分野】この発明はオフセットゲート構造
を有する薄膜トランジスタの製造方法に関する。
を有する薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】ポリシリコン薄膜トランジスタは、ゲー
ト電圧を逆バイアスにしたときに大きなリーク電流が生
じるという特徴があり、このリーク電流を低減する一つ
の方法としてオフセットゲート構造が考えられている。
オフセットゲート構造とは、ソース・ドレイン領域間の
チャネル領域よりゲート電極を小さく形成した構造であ
り、ゲート電極の両側端より外側に突出したチャネル領
域部分の長さをオフセット長という。
ト電圧を逆バイアスにしたときに大きなリーク電流が生
じるという特徴があり、このリーク電流を低減する一つ
の方法としてオフセットゲート構造が考えられている。
オフセットゲート構造とは、ソース・ドレイン領域間の
チャネル領域よりゲート電極を小さく形成した構造であ
り、ゲート電極の両側端より外側に突出したチャネル領
域部分の長さをオフセット長という。
【０００３】このようなオフセットゲート構造の薄膜ト
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
【０００４】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、微細なオフセット長を容易
にかつ高精度に作ることができ、しかもフォトリソグラ
フィ工程の回数を減らすことができる薄膜トランジスタ
の製造方法を提供することにある。
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、微細なオフセット長を容易
にかつ高精度に作ることができ、しかもフォトリソグラ
フィ工程の回数を減らすことができる薄膜トランジスタ
の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、半導体層、
ゲート絶縁層、ゲート電極形成層を形成した後、前記ゲ
ート電極形成層上に逆台形状のレジストパターンを形成
し、これをマスクとして前記ゲート電極形成層をエッチ
ングすることにより、前記逆台形状のレジストパターン
の下面部に対応する領域にゲート電極を形成し、その後
前記逆台形状のレジストパターンをマスクとしてイオン
注入することにより、前記逆台形状のレジストパターン
の上面部の両側における前記半導体層にソース・ドレイ
ン領域を形成するようにしたものである。
ゲート絶縁層、ゲート電極形成層を形成した後、前記ゲ
ート電極形成層上に逆台形状のレジストパターンを形成
し、これをマスクとして前記ゲート電極形成層をエッチ
ングすることにより、前記逆台形状のレジストパターン
の下面部に対応する領域にゲート電極を形成し、その後
前記逆台形状のレジストパターンをマスクとしてイオン
注入することにより、前記逆台形状のレジストパターン
の上面部の両側における前記半導体層にソース・ドレイ
ン領域を形成するようにしたものである。
【０００６】
【作用】この発明によれば、ソース・ドレイン領域間の
チャネル領域の長さは逆台形状のレジストパターンの上
面部の幅で決り、ゲート電極長は逆台形状のレジストパ
ターンの下面部の幅で決り、ゲート電極の両側端から外
側に突出したチャネル領域部分の長さであるオフセット
長は逆台形状のレジストパターンの上面部と下面部の幅
の差で自己整合的に決り、微細なオフセット長を高精度
に容易に得ることができる。また、フォトリソグラフィ
工程は逆台形状レジストパターンを形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
チャネル領域の長さは逆台形状のレジストパターンの上
面部の幅で決り、ゲート電極長は逆台形状のレジストパ
ターンの下面部の幅で決り、ゲート電極の両側端から外
側に突出したチャネル領域部分の長さであるオフセット
長は逆台形状のレジストパターンの上面部と下面部の幅
の差で自己整合的に決り、微細なオフセット長を高精度
に容易に得ることができる。また、フォトリソグラフィ
工程は逆台形状レジストパターンを形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
【０００７】
【実施例】図１ないし図４はこの発明の一実施例を製造
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面にポ
リシリコン層２をパターン形成する。次に、図２に示す
ように、全表面に酸化シリコンなどからなるゲート絶縁
層３を形成し、このゲート絶縁層３でポリシリコン層２
を覆う。さらにゲート絶縁層３上にゲート電極形成層
４、具体的にはアルミニウムをスパッタ法などで形成す
る。さらにゲート電極形成層４上にネガ型の遠紫外レジ
スト５を塗布し、これを最適露光時間で露光し、現像す
ることによりレジストパターン５ａを形成する。このと
き、フェノール樹脂にアジト化合物を添加し、有機アル
カリで現像するネガ型の遠紫外レジストにおいては、露
光時、遠紫外域での吸収が強く、表面層で反応がより進
むため、現像後に逆台形状のレジストパターン５ａが得
られる。また、逆台形状レジストパターン５ａの側面の
テーパ面は現像時間に依存し、現像時間で正確に制御で
きる。
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面にポ
リシリコン層２をパターン形成する。次に、図２に示す
ように、全表面に酸化シリコンなどからなるゲート絶縁
層３を形成し、このゲート絶縁層３でポリシリコン層２
を覆う。さらにゲート絶縁層３上にゲート電極形成層
４、具体的にはアルミニウムをスパッタ法などで形成す
る。さらにゲート電極形成層４上にネガ型の遠紫外レジ
スト５を塗布し、これを最適露光時間で露光し、現像す
ることによりレジストパターン５ａを形成する。このと
き、フェノール樹脂にアジト化合物を添加し、有機アル
カリで現像するネガ型の遠紫外レジストにおいては、露
光時、遠紫外域での吸収が強く、表面層で反応がより進
むため、現像後に逆台形状のレジストパターン５ａが得
られる。また、逆台形状レジストパターン５ａの側面の
テーパ面は現像時間に依存し、現像時間で正確に制御で
きる。
【０００８】次に、逆台形状レジストパターン５ａをマ
スクとしてゲート電極形成層４をプラズマエッチング法
でエッチングすることにより、図３に示すようにゲート
電極４ａを形成する。このゲート電極４ａは、逆台形状
レジストパターン５ａの下に、この逆台形状レジストパ
ターン５ａの下面部の幅にゲート電極長が一致して形成
される。しかる後、逆台形状レジストパターン５ａをマ
スクとして不純物をポリシリコン層２に対してイオン注
入する。これによりポリシリコン層２には、逆台形状レ
ジストパターン５ａの上面部の幅だけ離れて一対ソース
・ドレイン領域６が形成され、このソース・ドレイン領
域６相互間の、逆台形状レジストパターン５ａの上面部
の幅に対応する部分がチャネル領域７となる。
スクとしてゲート電極形成層４をプラズマエッチング法
でエッチングすることにより、図３に示すようにゲート
電極４ａを形成する。このゲート電極４ａは、逆台形状
レジストパターン５ａの下に、この逆台形状レジストパ
ターン５ａの下面部の幅にゲート電極長が一致して形成
される。しかる後、逆台形状レジストパターン５ａをマ
スクとして不純物をポリシリコン層２に対してイオン注
入する。これによりポリシリコン層２には、逆台形状レ
ジストパターン５ａの上面部の幅だけ離れて一対ソース
・ドレイン領域６が形成され、このソース・ドレイン領
域６相互間の、逆台形状レジストパターン５ａの上面部
の幅に対応する部分がチャネル領域７となる。
【０００９】このチャネル領域７は、逆台形状レジスト
パターン５ａの上面部の幅に対応するから、逆台形状レ
ジストパターン５ａの下面部の幅に一致するゲート電極
４ａの外側に突出するようになり、換言すればチャネル
領域７よりゲート電極４ａが小さくなり、オフセットゲ
ート構造が得られる。ここで、ゲート電極４ａの側端か
ら外側に突出するチャネル領域７部分の長さ、すなわち
オフセット長は、逆台形状レジストパターン５ａの上面
部と下面部の幅の差に略一致する。この方法では、オフ
セット長が逆台形状レジストパターン５ａの上面部と下
面部の幅の差で自己整合的に決められて容易に微細に形
成できる。ここで、オフセット長を決める逆台形状レジ
ストパターン５ａの上面部と下面部の幅の差は、逆台形
状レジストパターン５ａの側面テーパ角によって決り、
このテーパ角が変化すると幅の差が変化してオフセット
長が変化するが、側面テーパ角は遠紫外レジスト現像時
の現像時間で正確に制御でき、したがって上面部と下面
部の幅の差を正確に制御してオフセット長を正確に制御
できる。
パターン５ａの上面部の幅に対応するから、逆台形状レ
ジストパターン５ａの下面部の幅に一致するゲート電極
４ａの外側に突出するようになり、換言すればチャネル
領域７よりゲート電極４ａが小さくなり、オフセットゲ
ート構造が得られる。ここで、ゲート電極４ａの側端か
ら外側に突出するチャネル領域７部分の長さ、すなわち
オフセット長は、逆台形状レジストパターン５ａの上面
部と下面部の幅の差に略一致する。この方法では、オフ
セット長が逆台形状レジストパターン５ａの上面部と下
面部の幅の差で自己整合的に決められて容易に微細に形
成できる。ここで、オフセット長を決める逆台形状レジ
ストパターン５ａの上面部と下面部の幅の差は、逆台形
状レジストパターン５ａの側面テーパ角によって決り、
このテーパ角が変化すると幅の差が変化してオフセット
長が変化するが、側面テーパ角は遠紫外レジスト現像時
の現像時間で正確に制御でき、したがって上面部と下面
部の幅の差を正確に制御してオフセット長を正確に制御
できる。
【００１０】このようにしてオフセットゲート構造を形
成したならば、次に逆台形状レジストパターン５ａを除
去した上でソース・ドレイン領域６の活性化のための熱
処理を行い、その後図４に示すように層間絶縁膜８を全
表面に形成する。そしてこの層間絶縁膜８とゲート絶縁
層３に、ポリシリコン層２のソース・ドレイン領域６に
到達するようにコンタクトホール９を開け、さらにその
コンタクトホール９を通してソース・ドレイン領域６に
接続されるソース・ドレイン電極１０を形成する。かく
してオフセットゲート構造の薄膜トランジスタが完成す
る。
成したならば、次に逆台形状レジストパターン５ａを除
去した上でソース・ドレイン領域６の活性化のための熱
処理を行い、その後図４に示すように層間絶縁膜８を全
表面に形成する。そしてこの層間絶縁膜８とゲート絶縁
層３に、ポリシリコン層２のソース・ドレイン領域６に
到達するようにコンタクトホール９を開け、さらにその
コンタクトホール９を通してソース・ドレイン領域６に
接続されるソース・ドレイン電極１０を形成する。かく
してオフセットゲート構造の薄膜トランジスタが完成す
る。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、逆台形状レジストパターンを用いて、その上面部の
幅と下面部の幅の差を利用して微細なオフセット長を容
易に高精度に形成することができる。したがって、この
発明の方法で形成された薄膜トランジスタは、逆バイア
ス印加時のリーク電流を抑えられ、かつオン電流を大き
くとることができ、液晶ディスプレイ等のドライバーに
利用することができる。また、この発明によれば、フォ
トリソグラフィ工程は、逆台形状レジストパターン形成
時の１回のみとなり、製造工程を簡単かつ短くできる。
ば、逆台形状レジストパターンを用いて、その上面部の
幅と下面部の幅の差を利用して微細なオフセット長を容
易に高精度に形成することができる。したがって、この
発明の方法で形成された薄膜トランジスタは、逆バイア
ス印加時のリーク電流を抑えられ、かつオン電流を大き
くとることができ、液晶ディスプレイ等のドライバーに
利用することができる。また、この発明によれば、フォ
トリソグラフィ工程は、逆台形状レジストパターン形成
時の１回のみとなり、製造工程を簡単かつ短くできる。
【図１】この発明の一実施例において、第１工程を示す
断面図。
断面図。
【図２】この発明の一実施例において、図１に続く工程
を示す断面図。
を示す断面図。
【図３】この発明の一実施例において、図２に続く工程
を示す断面図。
を示す断面図。
【図４】この発明の一実施例において、図３に続く工程
を示す断面図。
を示す断面図。
２ ポリシリコン層 ３ ゲート絶縁層 ４ ゲート電極形成層 ４ａ ゲート電極 ５ 遠紫外レジスト ５ａ 逆台形状レジストパターン ６ ソース・ドレイン領域
Claims (1)
- 【請求項１】 半導体層、ゲート絶縁層、ゲート電極形
成層を形成した後、前記ゲート電極形成層上に逆台形状
のレジストパターンを形成し、これをマスクとして前記
ゲート電極形成層をエッチングすることにより、前記逆
台形状のレジストパターンの下面部に対応する領域にゲ
ート電極を形成し、その後前記逆台形状のレジストパタ
ーンをマスクとしてイオン注入することにより、前記逆
台形状のレジストパターンの上面部の両側における前記
半導体層にソース・ドレイン領域を形成することを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116758A JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116758A JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291293A true JPH05291293A (ja) | 1993-11-05 |
| JP2807122B2 JP2807122B2 (ja) | 1998-10-08 |
Family
ID=14695016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116758A Expired - Fee Related JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807122B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
| KR100698238B1 (ko) * | 2000-08-26 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182983A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1992
- 1992-04-10 JP JP4116758A patent/JP2807122B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182983A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698238B1 (ko) * | 2000-08-26 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2807122B2 (ja) | 1998-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |