JPH05291536A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置の歩留り、信頼性を向上
する。 【構成】 ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴ
Ｑｔの引出し用電極３４に導入されるｎ型不純物３６，
３８の量を、高抵抗負荷素子Ｒの電極部３４Ａ、電源配
線３４Ｂに導入されるｎ型不純物３６の量より多くす
る。 【効果】 ｎ型不純物３６を導入する際に、フォトレジ
スト膜３５の帯電を低減できるので、駆動用ＭＩＳＦＥ
ＴＱｄのゲート絶縁膜１７の破壊を低減できる。引出し
用電極３４と配線４２との間の相互拡散を低減できるの
で、接続孔４１内での珪素の析出を低減し、導通不良を
低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、ＳＲＡＭのメモリセルを有する
半導体集積回路装置の製造方法に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】ＳＲＡＭ（Ｓtatic Ｒondom Ａccess
Ｍemory）のメモリセルを有する半導体集積回路装置
が使用されている。

【０００３】まず、ＳＲＡＭのメモリセルの構成を簡単
に説明する。メモリセルは、フリップフロップ回路と２
個の転送用ＭＯＳで構成されている。フリップフロップ
回路は、情報蓄積部を構成する。このメモリセルは、１
ビット（bit）の１情報または０情報を記憶する。

【０００４】前記フリップフロップ回路は、２個の駆動
用ＭＯＳと、２個の高抵抗負荷素子で構成されている。
前記駆動用ＭＯＳと高抵抗負荷素子の夫々は、直列に接
続されている。駆動用ＭＯＳのドレイン領域（入出力端
子）は、転送用ＭＯＳの一方の半導体領域に接続される
とともに、他方の駆動用ＭＯＳのゲート電極に接続され
る。メモリセルは、この駆動用ＭＯＳのドレイン領域を
蓄積ノードとして、情報としての電荷を蓄積する。駆動
用ＭＯＳのソース領域には、基準電圧が供給される。高
抵抗負荷素子には、電源電圧が供給される。前記転送用
ＭＯＳ及び駆動用ＭＯＳの夫々は、ｎチャネル型で構成
されている。

【０００５】次に、前記半導体集積回路装置の具体的な
構成を簡単に説明する。

【０００６】前記半導体集積回路装置は、半導体基板を
主体に構成されている。前記メモリセルを構成する転送
用ＭＯＳ及び駆動用ＭＯＳの夫々は、前記半導体基板の
主面部に設けられている。

【０００７】前記転送用ＭＯＳ及び駆動用ＭＯＳの夫々
は、主に、ゲート絶縁膜、ゲート電極、ソース領域とド
レイン領域の夫々から構成されている。

【０００８】前記ゲート絶縁膜は、前記半導体基板の主
面に設けられている。このゲート絶縁膜は、酸化珪素膜
で構成されている。前記ゲート電極は、このゲート絶縁
膜上に設けられている。このゲート電極は、第１層目の
ゲート材である多結晶珪素膜で構成されている。前記ソ
ース領域とドレイン領域は、前記半導体基板の主面部に
おいて、前記ゲート電極の側部に設けられたｎ型半導体
領域で構成されている。

【０００９】前記転送用ＭＯＳのソース領域には、前記
ゲート絶縁膜に形成された開口を通して、前記駆動用Ｍ
ＯＳのゲート電極の一端が接続されている。この転送用
ＭＯＳのドレイン領域には、電極が接続されている。こ
の電極は、第２層目のゲート材である多結晶珪素膜で構
成されている。この電極には、この電極上の層間膜に形
成された接続孔を通して、配線が接続される。この配線
は、アルミニウム膜で構成されている。

【００１０】前記高抵抗負荷素子は、第２層目のゲート
材である多結晶珪素膜で構成されている。この多結晶珪
素膜には、ｎ型不純物としてヒ素（Ａs）が選択的に導
入され、電極部と電源配線が構成されている。この高抵
抗負荷素子の電極部は、前記駆動用ＭＯＳのゲート電極
の一端側に接続されている。

【００１１】次に、前記半導体集積回路装置の製造方法
を簡単に説明する。

【００１２】まず、半導体基板の主面にゲート絶縁膜を
形成する。次に、駆動用ＭＯＳのゲート電極の一端が接
続される領域のゲート絶縁膜を除去し、開口を形成す
る。次に、第１層目のゲート材である多結晶珪素膜を形
成する。次に、この多結晶珪素膜をパターンニングし、
ゲート電極を形成する。次に、駆動用ＭＯＳ及び転送用
ＭＯＳの夫々のソース領域とドレイン領域を構成するｎ
型半導体領域を形成する。

【００１３】次に、前記ゲート電極の上層に、層間膜を
形成する。この後、この層間膜に、前記駆動用ＭＯＳの
ゲート電極の一端側の表面、前記転送用ＭＯＳのドレイ
ン領域の表面の夫々を露出する接続孔を形成する。

【００１４】次に、前記層間膜の上層に、第２層目のゲ
ート材である多結晶珪素膜を形成する。次に、この多結
晶珪素膜をパターンニングし、高抵抗負荷素子、この高
抵抗負荷素子と一体に構成される電源配線、及び前記転
送用ＭＯＳのドレイン電極を形成する。この後、この多
結晶珪素膜に、フォトレジスト膜をマスクとしてｎ型不
純物であるヒ素をイオン打ち込み法で導入する。フォト
レジスト膜で覆われる領域は、高抵抗負荷素子の形成領
域である。つまり、ヒ素は、転送用ＭＯＳのドレイン電
極、高抵抗負荷素子の電極部及び電源配線の夫々に導入
される。

【００１５】次に、前記第２層目のゲート材である多結
晶珪素膜の上層に、層間膜を形成する。次に、この層間
膜に、前記転送用ＭＯＳのドレイン電極の表面を露出す
る接続孔を形成する。この後、この層間膜の上層にアル
ミニウム膜を形成後、パターンニングし、配線を形成す
ると共に、この配線を前記転送用ＭＯＳのドレイン電極
に接続する。

【００１６】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【００１７】図１６（従来技術の問題点を説明するため
の要部断面図）を用いて問題点を説明する。

【００１８】図１６に示すように、前記第２層目のゲー
ト材である多結晶珪素膜５３をパターンニングした後、
選択的にｎ型不純物としてヒ素（Ａs）５５を導入する
工程では、フォトレジスト膜５４が不純物導入用のマス
クとして使用される。ヒ素５５は、イオン打ち込みされ
る際には、１価の正イオンとして注入される。前記フォ
トジスト膜５４は本来絶縁性であるが、このイオン打ち
込み工程中に、表面が１価の正のヒ素イオンによって正
に帯電し導電性になる。フォトレジスト膜５４が導電性
になった場合、同図１６の矢印に示すように、フォトレ
ジスト膜５４中の正電荷が多結晶珪素膜５３中に流れ込
む。この多結晶珪素膜５３は、駆動用ＭＯＳＱｄのゲー
ト電極５２の一端に接続されているので、多結晶珪素膜
５３中に流れ込んだ正電荷は、駆動用ＭＯＳＱｄのゲー
ト電極５２中まで流れ込む。このため、駆動用ＭＯＳＱ
ｄのゲート電極５２に流れ込んだ正電荷によって、半導
体基板５０の主面部に負電荷が誘起され、ゲート絶縁膜
５１に電界が印加される。

【００１９】一方、前記ＳＲＡＭのメモリセルを有する
半導体集積回路装置を高集積化するためには、スケール
を微細化する必要がある。この場合、平面レイアウト面
積を縮小すると共に、構成材料の膜厚、例えばゲート絶
縁膜５１等の膜厚を薄くする必要がある。この場合、ゲ
ート絶縁膜５１の絶縁耐圧が低下するので、同図１６に
示すように駆動用ＭＯＳＱｄのゲート絶縁膜５１に電界
が印加された場合、駆動用ＭＯＳのゲート絶縁膜５１が
破壊され、半導体集積回路装置の歩留りが低下するとい
う問題があった。

【００２０】また、転送用ＭＯＳのドレイン電極には、
この電極上の層間膜に形成された接続孔を通して、配線
が接続されている。半導体集積回路装置の高集積化を図
るためには、接続孔の寸法を縮小する必要がある。前記
転送用ＭＯＳのドレイン電極は、第２層目のゲート材で
ある多結晶珪素膜で構成され、前記配線はアルミニウム
膜で構成されている。この場合、多結晶珪素膜中の珪素
とアルミニウム膜中のアルミニウムとの間で置換反応が
発生し、接続孔内で珪素が析出するという問題がある。
この珪素の析出は接続孔の周囲から発生するため、接続
孔の寸法を縮小した場合には、接続孔内が析出した珪素
で塞がれる可能性が大きくなる。従って、接続孔の寸法
を縮小した場合には、転送用ＭＯＳのドレイン電極と配
線との間の導通不良が発生する可能性が大きくなり、半
導体集積回路装置の信頼性が低下するという問題があ
る。

【００２１】本発明の目的は、半導体集積回路装置の製
造方法において、歩留りを向上することが可能な技術を
提供することにある。

【００２２】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、信頼性を向上することが可能
な技術を提供することにある。

【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２５】（１）ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の夫々に電気的に接続される電極を、不純物の注
入量によって抵抗値が変化する同一層の導電膜で形成す
る半導体集積回路装置の製造方法において、前記電極を
形成する工程の後、一方の電極に、他方の電極より多く
不純物を注入する工程を備える。

【００２６】（２）前記一方の電極は珪素膜で構成さ
れ、該一方の電極には、アルミニウム膜またはアルミニ
ウム合金膜で構成される配線が接続される。

【００２７】（３）前記ＭＩＳＦＥＴはＳＲＡＭのメモ
リセルを構成し、前記他方の電極は珪素膜で構成される
と共に高抵抗負荷素子と一体に構成され、該他方の電極
にはメモリセルを構成する他のＭＩＳＦＥＴのゲート電
極が電気的に接続され、前記不純物を注入する工程で、
前記高抵抗負荷素子の形成領域を覆うマスク層が使用さ
れる。

【００２８】

【作用】前述した手段（１）または（２）によれば、一
方の電極を構成する珪素膜中には、珪素膜内の粒界での
アルミニウムの移動を低減できるよう充分に偏析する程
度まで、他方の電極より多くの不純物を注入できるの
で、電極を構成する珪素膜中の珪素と、配線を構成する
アルミニウム膜またはアルミニウム合金膜中のアルミニ
ウムのとの置換反応を防止または低減できる。これによ
り、電極と配線との接続性を向上し、半導体集積回路装
置の製造方法において、信頼性を向上できる。また、同
時に、他方の電極を構成する珪素膜中には、導電性を確
保できる程度に、必要最小限の不純物を注入できる。

【００２９】前述した手段（３）によれば、前記他方の
電極に必要最少限の不純物を注入できるので、不純物を
注入する工程において、高抵抗負荷素子の形成領域を覆
うマスク層が帯電する割合を低減できる。従って、他方
の電極を介して他のＭＩＳＦＥＴのゲート電極中に、帯
電したマスク層から流れ込む電荷は低減される。これに
より、他のＭＩＳＦＥＴのゲート電極に流れ込んだ電荷
によるゲート絶縁膜の破壊を低減できるので、半導体集
積回路装置の製造方法において、歩留りを向上できる。

【００３０】

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。

【００３１】まず、本発明の実施例の半導体集積回路装
置が有するＳＲＡＭのメモリセルの構成を、図２（等価
回路図）を用いて説明する。

【００３２】図２に示すように、前記メモリセルは、フ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ
１，Ｑｔ２で構成されている。フリップフロップ回路
は、情報蓄積部を構成する。このメモリセルは、１ビッ
ト（bit）の１情報または０情報を記憶する。

【００３３】前記２個の転送用ＭＩＳＦＥＴＱｔ１，Ｑ
ｔ２の夫々は、フリップフロップ回路の一対の入出力端
子にソース領域が接続されている。前記転送用ＭＩＳＦ
ＥＴＱｔ１のドレイン領域は、相補性データ線のうちの
第１データ線ＤＬ１に接続されている。前記転送用ＭＩ
ＳＦＥＴＱｔ２のドレイン領域は、相補性データ線のう
ちの第２データ線ＤＬ２に接続されている。これらの転
送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２のゲート電極は、ワー
ド線ＷＬに接続されている。これら２個の転送用ＭＩＳ
ＦＥＥＴＱｔ１，Ｑｔ２の夫々は、ｎチャネル型で構成
されている。

【００３４】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴＱｄ１，Ｑｄ２と、２個の高抵抗負荷素
子Ｒ１，Ｒ２とで構成されている。前記駆動用ＭＩＳＦ
ＥＴＱｄ１，Ｑｄ２の夫々は、ｎチャネル型で構成され
ている。

【００３５】前記駆動用ＭＩＳＦＥＴＱｄ１、高抵抗負
荷素子Ｒ１の夫々は、直列に接続されている。同様に、
前記駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負荷素子Ｒ２の
夫々は、直列に接続されている。駆動用ＭＩＳＦＥＴＱ
ｄ１のドレイン領域（入出力端子）は、転送用ＭＩＳＦ
ＥＴＱｔ１のソース領域に接続されるとともに、駆動用
ＭＩＳＦＥＴＱｄ２のゲート電極に接続される。駆動用
ＭＩＳＦＥＴＱｄ２のドレイン領域（入出力端子）は、
転送用ＭＩＳＦＥＴＱｔ２のソース領域に接続されると
ともに、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極に接続
される。

【００３６】前記駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２の
夫々のソース領域には、基準電圧Ｖss（例えば０Ｖ）が
供給される。一方、高抵抗負荷素子Ｒ１，Ｒ２には、電
源電圧Ｖcc（例えば５〜５.５Ｖ）が供給される。

【００３７】次に、前記ＳＲＡＭのメモリセルアレイ部
及び周辺回路部の具体的な構成を、図１（要部断面図）
及び図３（工程の一部でメモリセルアレイ部を示す要部
平面図）を用いて説明する。なお、図１では、周辺回路
部を右側に、メモリセルアレイ部を左側に示す。図１に
示すメモリセルアレイ部の断面は、図３のＡ−Ａ線で切
った断面に相当する。図３は、第１層目の配線形成後の
状態を示している。

【００３８】図１に示すように、前記半導体集積回路装
置は、ｐ-型半導体基板１を主体に構成されている。こ
のｐ-型半導体基板１は、例えば、単結晶珪素で構成さ
れている。メモリセルアレイ部のｐ-型半導体基板１の
主面部には、埋込み型のｎ-型半導体領域３が設けられ
ている。このｎ-型半導体領域３を設けることにより、
メモリセルアレイ部でのソフトエラーの発生率を低減で
きる。

【００３９】前記ｐ-型半導体基板１の主面上には、ｎ-
型単結晶珪素層７が設けられている。このｎ-型単結晶
珪素層７は、例えば、単結晶珪素をエピタキシャル成長
させることにより形成される。このｎ-型単結晶珪素層
７及び前記ｐ-型半導体基板１の夫々により、素子が形
成されるべき基板は構成されている。

【００４０】前記ｎ-型単結晶珪素層７の下部及び前記
ｐ-型半導体基板１の主面部には、埋込み型のｎ+型半導
体領域４及びｐ+型半導体領域６の夫々が設けられてい
る。

【００４１】前記ｎ+型半導体領域４上のｎ-型単結晶珪
素層７には、ｎ型不純物が導入され、ｎ-型ウェル領域
９が構成されている。また、前記ｐ+型半導体領域６上
のｎ-型単結晶珪素層７には、ｐ型不純物が導入され、
ｐ-型ウェル領域１１が構成されている。

【００４２】前記ｎ-型ウェル領域９及びｐ-型ウェル領
域１１の夫々の非活性領域の主面部には、同図１及び図
３に示すように、素子間分離絶縁膜（フィールド絶縁
膜）１５が設けられている。この素子間分離絶縁膜１５
は、例えば、酸化珪素膜で構成されている。

【００４３】同図１の右側に示すように、周辺回路部に
は、バイポーラトランジスタＴｒ、ｐチャネルＭＩＳＦ
ＥＴＱｐの夫々が設けられている。また、図示していな
いが、周辺回路部には、ｎチャネルＭＩＳＦＥＴが設け
られている。つまり、本実施例の半導体集積回路装置
は、いわゆる、Ｂi−ＣＭＯＳで構成されている。

【００４４】前記バイポーラトランジスタＴｒは、ｎ-
型ウェル領域９の主面部に設けられている。このバイポ
ーラトランジスタＴｒは、ｎ+型半導体領域３８からな
るエミッタ領域、ｐ-型半導体領域２７からなるベース
領域及びｎ-型ウェル領域９からなるコレクタ領域の夫
々から構成されている。つまり、このバイポーラトラン
ジスタＴｒは、縦型構造のｎｐｎバイポーラトランジス
タである。

【００４５】前記コレクタ領域を構成するｎ-型ウェル
領域９には、ｎ+型半導体領域１６を介して、電極４２
が接続されている。また、前記ｎ-型ウェル領域９の下
部のｎ+型半導体領域４は、コレクタ直列抵抗を低減す
る。前記ｎ+型半導体領域１６は、コレクタ電位引上げ
用の半導体領域を構成する。前記電極４２は、層間絶縁
膜３２，４０の夫々に形成された接続孔４１を通して、
前記ｎ+型半導体領域１６に接続されている。

【００４６】前記エミッタ領域を構成するｎ+型半導体
領域３８には、層間絶縁膜３２に形成された接続孔３３
を通して、引出し用電極３４が接続されている。この引
出し用電極３４は、例えば、多結晶珪素膜で構成されて
いる。この引出し用電極３４を構成する多結晶珪素膜中
には、ｎ型不純物例えばヒ素が導入されている。この多
結晶珪素膜中に導入されたｎ型不純物を、前記ベース領
域を構成するｐ-型半導体領域２７の主面部にドライブ
イン拡散させることにより、前記ｎ+型半導体領域３８
は形成される。この引出し用電極３４には、層間絶縁膜
４０に形成された接続孔４１を通して、電極４２が接続
されている。

【００４７】前記ベース領域を構成するｐ-型半導体領
域２７には、ｐ+型半導体領域３０を介して、電極４２
が接続されている。前記ｐ+型半導体領域３０は、前記
ｐ-型半導体領域２７と一体に構成され、電気的に接続
されている。このｐ+型半導体領域３０は、引出用の半
導体領域を構成する。前記電極４２は、層間絶縁膜３
２，４０の夫々に形成された接続孔４１を通して、前記
ｐ+型半導体領域３０に接続されている。

【００４８】前記電極４２は、例えば、珪素と銅が添加
されたアルミニウム合金膜で構成されている。

【００４９】前記層間絶縁膜３２，４０の夫々は、例え
ば、酸化珪素膜を主体に構成されている。

【００５０】前記ｐチャネルＭＩＳＦＥＴＱｐは、ｎ-
型ウェル領域９の主面部に設けられている。このｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜１７、こ
のゲート絶縁膜１７上に設けられたゲート電極２１、ソ
ース領域及びドレイン領域の夫々から構成されている。
前記ゲート絶縁膜１７は、前記ｎ-型ウェル領域９の主
面に設けられている。このゲート絶縁膜１７は、例え
ば、酸化珪素膜で構成されている。前記ゲート電極２１
は、例えば、多結晶珪素膜の単層膜または多結晶珪素膜
と高融点金属珪化膜例えばタングステンシリサイド（Ｗ
Ｓi₂）膜の積層膜で構成されている。このゲート電極２
１を構成する多結晶珪素膜中には、抵抗値を低減するた
めに、ｎ型不純物例えばリンが導入されている。ゲート
電極２１の側壁部には、サイドウォールスペーサ２６が
設けられている。このサイドウォールスペーサ２６は、
例えば、酸化珪素膜で構成されている。前記ソース領域
及びドレイン領域は、一対の低不純物濃度のｐ-型半導
体領域２４及び一対の高不純物濃度のｐ+型半導体領域
３０から構成されている。つまり、このｐチャネルＭＩ
ＳＦＥＴＱｐは、ＬＤＤ（Ｌightly Ｄoped Ｄrain）
構造で構成されている。前記一対のｐ-型半導体領域２
４は、前記ゲート電極２１に対して自己整合で設けられ
ている。前記一対のｐ+型半導体領域３０は、前記サイ
ドウォールスペーサ２６に対して自己整合で設けられて
いる。前記一対のｐ+型半導体領域３０には、層間絶縁
膜３２，４０の夫々に形成された接続孔４１を通して、
電極４２が夫々接続されている。

【００５１】同図１の左側には、前記図２及び図３に示
すメモリセルを構成する素子のうち、転送用ＭＩＳＦＥ
ＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ２、高抵抗負荷素子
Ｒ１の夫々を示す。

【００５２】同図１の左側に示すように、前記転送用Ｍ
ＩＳＦＥＴＱｔ１は、ｐ-型ウェル領域１１の主面部に
設けられている。この転送用ＭＩＳＦＥＴＱｔ１は、ｎ
チャネル型で構成されている。この転送用ＭＩＳＦＥＴ
Ｑｔ１は、主に、ゲート絶縁膜１７、このゲート絶縁膜
１７上に設けられたゲート電極２１、ソース領域及びド
レイン領域の夫々から構成されている。前記ゲート絶縁
膜１７は、ｐ-型ウェル領域１１の主面部に設けられて
いる。前記ゲート電極２１は、ワード線ＷＬと一体に構
成されている。前記ゲート電極２１の側壁部には、サイ
ドウォールスペーサ２６が設けられている。前記ソース
領域及びドレイン領域は、一対の低不純物濃度のｎ-型
半導体領域２３及び一対の高不純物濃度のｎ+型半導体
領域２８から構成されている。つまり、この転送用ＭＩ
ＳＦＥＴＱｔ１は、ＬＤＤ構造で構成されている。前記
一対のｎ-型半導体領域２３は、前記ゲート電極２１に
対して自己整合で設けられている。前記一対のｎ+型半
導体領域２８は、前記サイドウォールスペーサ２６に対
して、自己整合で設けられている。

【００５３】前記駆動用ＭＩＳＦＥＴＱｄ２は、ｐ-型
ウェル領域１１の主面部に設けられている。この駆動用
ＭＩＳＦＥＴＱｄ２は、ｎチャネル型で構成されてい
る。なお、同図１では、この駆動用ＭＩＳＦＥＴＱｄ２
のゲート幅方向と一致する接断線（図３のＡ−Ａ線）で
切った断面を示しているので、ソース領域及びドレイン
領域は図示していない。この駆動用ＭＩＳＦＥＴＱｄ２
は、主に、ゲート絶縁膜１７、このゲート絶縁膜１７上
に設けられたゲート電極２１、ソース領域及びドレイン
領域の夫々から構成されている。前記ゲート電極２１の
側壁部には、サイドウォールスペーサ２６が設けられて
いる。前記ソース領域及びドレイン領域は、一対の低不
純物濃度のｎ-型半導体領域及び一対の高不純物濃度の
ｎ+型半導体領域から構成されている。つまり、この駆
動用ＭＩＳＦＥＴＱｄ２は、ＬＤＤ構造で構成されてい
る。前記一対のｎ-型半導体領域は、前記ゲート電極２
１に対して自己整合で設けられている。前記一対のｎ+
型半導体領域は、前記サイドウォールスペーサ２６に対
して、自己整合で設けられている。

【００５４】前記転送用ＭＩＳＦＥＴＱｔ１のドレイン
領域をには、層間絶縁膜３２に形成された接続孔３３を
通して、引出し用電極３４が接続されている。この引出
し用電極３４には、層間絶縁膜４０に形成された接続孔
を通して、配線４２が接続されている。この配線４２
は、相補性データ線のうちの第１データ線ＤＬ１であ
る。

【００５５】前記転送用ＭＩＳＦＥＴＱｔ１のソース領
域には、前記駆動用ＭＩＳＦＥＴＱｄ２のゲート電極２
１の一端が接続されている。このゲート電極２１の一端
が接続されている領域において、前記ｐ-型ウェル領域
１１の主面部には、ｎ+型半導体領域２２が設けられて
いる。このｎ+型半導体領域２２は、前記ゲート電極２
１を構成する多結晶珪素中のｎ型不純物を、前記ｐ-型
ウェル領域１１の主面部にドライブイン拡散させること
により形成される。このｎ+型半導体領域２２は、前記
転送用ＭＩＳＦＥＴＱｔ１のソース領域を構成するｎ+
型半導体領域２８と一体に構成されている。また、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極２１の一端側には、
高抵抗負荷素子Ｒ１の電極部３４Ａが接続されている。

【００５６】前記高抵抗負荷素子Ｒ１は、例えば、多結
晶珪素膜３４で構成されている。この高抵抗負荷素子Ｒ
１の一端側には、ｎ型不純物例えばヒ素が導入され、前
記電極部３４Ａが構成されている。また、この高抵抗負
荷素子Ｒ１の他端側には、同様に、ｎ型不純物例えばヒ
素が導入され、電源配線３４Ｂが構成されている。この
電源配線３４Ｂには、電源電圧Ｖcc（例えば、５〜５.
５Ｖ）が供給される。この高抵抗負荷素子Ｒ１は、層間
絶縁膜３２の上層に設けられている。前記電極部３４Ａ
は、層間絶縁膜３２に形成された接続孔３３を通して、
前記駆動用ＭＩＳＦＥＴＱｄ２のゲート電極２１の一端
側に接続されている。

【００５７】前記電極または配線４２の上層には、層間
絶縁膜４３が設けられている。この層間絶縁膜４３は、
例えば、酸化珪素膜を主体に構成されている。この層間
絶縁膜４３上には、第２層目の配線４４が設けられてい
る。この配線４４は、例えば、珪素と銅が添加されたア
ルミニウム合金膜で構成されている。この配線４４の上
層には、表面保護膜４５が設けられている。この表面保
護膜４５は、例えば、窒化珪素膜で構成されている。

【００５８】次に、本実施例の半導体集積回路装置の製
造方法を説明する。

【００５９】まず、ｐ-型半導体板１の主面を熱酸化
し、酸化珪素膜２を形成する。この後、メモリセルアレ
イ部の形成領域において、前記ｐ-型半導体基板１の主
面部にｎ型不純物を導入し、ｎ-型半導体領域３を形成
する。

【００６０】次に、前記酸化珪素膜２上に、図示しない
窒化珪素膜を形成する。この後、この窒化珪素膜をパタ
ーンニングし、ｎ型不純物導入用のマスクを形成する。

【００６１】次に、前記パターンニングされた窒化珪素
膜をマスクとして、前記ｐ-型半導体基板１の主面部に
ｎ型不純物を導入し、ｎ+型半導体領域４を形成する。

【００６２】次に、前記パターンニングされた窒化珪素
膜を耐酸化マスクとして前記ｐ-型半導体基板１の主面
を熱酸化し、前記酸化珪素膜２より厚い酸化珪素膜５を
形成する。この後、前記窒化珪素膜を除去する。

【００６３】次に、前記酸化珪素膜５をマスクとして、
前記ｐ-型半導体基板１の主面部にｐ型不純物を導入
し、図４（前記図１に示す領域を工程毎に示す要部断面
図）に示すように、ｐ+型半導体領域６を形成する。こ
の後、前記酸化珪素膜２，５の夫々を除去する。

【００６４】次に、前記ｐ-型半導体基板１の主面全面
上に、エピタキシャル成長法で、ｎ-型単結晶珪素層７
を形成する。このｎ-型単結晶珪素層７を形成すること
により、このｎ-型単結晶珪素層７の下部に、前記ｎ+型
半導体領域４中のｎ型不純物、ｐ+型半導体領域６中の
ｐ型不純物の夫々が拡散し、埋込み型のｎ+型半導体領
域４、埋込み型のｐ+型半導体領域６の夫々が形成され
る。

【００６５】次に、前記ｎ-型単結晶珪素層７の主面を
熱酸化し、酸化珪素膜８を形成する。この後、この酸化
珪素膜８上に、図示しない窒化珪素膜を形成する。この
後、この窒化珪素膜を前記埋込み型のｐ+半導体領域６
に対して自己整合でパターンニングし、ｎ型不純物導入
用のマスクを形成する。この後、前記パターンニングさ
れた窒化珪素膜をマスクとして、ｎ-型単結晶珪素層７
の主面部にｎ型不純物を導入し、ｎ-型半導体領域９を
形成する。

【００６６】次に、前記パターンニングされた窒化珪素
膜をマスクとして前記ｎ-型単結晶珪素層７の主面を熱
酸化し、前記酸化珪素膜８より厚い酸化珪素膜１０を形
成する。この後、前記窒化珪素膜を除去する。

【００６７】次に、前記酸化珪素膜１０をマスクとし
て、前記ｎ-型単結晶珪素層７の主面部にｐ型不純物を
導入して、図５（前記図１に示す領域を工程毎に示す要
部断面図）に示すように、ｐ-型半導体領域１１を形成
する。この後の熱処理により、前記ｎ-型半導体領域９
中のｎ型不純物及びｐ-型半導体領域１１中のｐ型不純
物の夫々が引伸ばし拡散され、ｎ-型ウェル領域９及び
ｐ-型ウェル領域１１の夫々を形成される。

【００６８】次に、前記ｎ-型ウェル領域１０、ｐ-型ウ
ェル領域１１の夫々の非活性領域の主面部を選択的に熱
酸化し、図６（前記図３に示す領域を工程毎に示す要部
平面図）に示すように、素子間分離絶縁膜１５を形成す
る。この後、バイポーラトランジスタＴｒの形成領域に
おいて、コレクタ電位引上げ用のｎ+型半導体領域１６
を形成すると共に、メモリセルアイレ部の周辺において
ｎ-型半導体領域３へ電位を供給するｎ+型半導体領域１
６を形成する。

【００６９】次に、前記ｎ-型ウェル領域１０、ｐ-型ウ
ェル領域１１の夫々の活性領域の主面を露出させる。次
に、前記ｎ-型ウェル領域１０、ｐ-型ウェル領域１１の
夫々の活性領域の主面を熱酸化し、図示しない犠牲酸化
膜を形成する。次に、この犠牲酸化膜を通して、前記ｎ
-型ウェル領域１０、ｐ-型ウェル領域１１の夫々の活性
領域の主面部に、ＭＩＳＦＥＴのしきい値電圧調整用の
不純物を導入する。次に、前記ｎ-型ウェル領域１０、
ｐ-型ウェル領域１１の夫々の活性領域の主面を再度露
出させる。この後、前記ｎ-型ウェル領域１０、ｐ-型ウ
ェル領域１１の夫々の活性領域の主面を熱酸化をし、ゲ
ート絶縁膜１７を形成する。

【００７０】次に、図７（前記図１に示す領域を工程毎
に示す要部断面図）に示すように、フォトレジスト膜１
８をマスクとして、転送用ＭＩＳＦＥＴＱｔ１のソース
領域と駆動用ＭＩＳＦＥＴＱｄ２のゲート電極の一端が
接続される領域、及び駆動用ＭＩＳＦＥＴＱｄ２のソー
ス領域の形成領域において、ゲート絶縁膜１７を除去し
開口１９を形成する。この後、前記フォトレジスト膜１
８を除去する。

【００７１】次に、前記ゲート絶縁膜１７上に、第１層
目のゲート材、例えば多結晶珪素膜の単層膜または多結
晶珪素膜と高融点金属珪化膜の積層膜を形成する。この
多結晶珪素膜中には、抵抗値を低減するために、ｎ型不
純物例えばリンが導入される。

【００７２】次に、前記多結晶珪素膜をパターンニング
し、図８（前記図３に示す領域を工程毎に示す要部断面
図）に示すように、ゲート電極２１を形成する。この
後、このゲート電極２１に熱処理を施す。この熱処理工
程で、前記ゲート電極２１を構成する多結晶珪素膜中の
ｎ型不純物が、前記ゲート絶縁膜１７に形成された開口
１９を通してｐ-型ウェル領１１の主面部に拡散し、ｎ+
型半導体領域２２が形成される。

【００７３】次に、主に、前記ゲート電極２１を不純物
導入用のマスクとして、前記ｐ-型ウェル領域１１の主
面部にｎ型不純物を選択的に導入する。また、主に、前
記ゲート電極２１を不純物導入用のマスクとして、前記
ｎ-型ウェル領域１０の主面部に、ｐ型不純物を選択的
に導入する。この後、これらの導入された不純物を活性
化し、図９（前記図１に示す領域を工程毎に示す要部断
面図）に示すように、一対の低不純物濃度のｎ-型半導
体領域２３、一対の低不純物濃度のｐ-型半導体領域２
４の夫々を形成する。

【００７４】次に、前記ゲート電極２１の側壁部に、サ
イドウォールスペーサ２６を形成する。この後、バイポ
ーラトランジスタＴｒの形成領域において、ｎ-型ウェ
ル領域１０の主面部に、選択的にｐ型不純物を導入し、
ベース領域を構成するｐ-型半導体領域２７を形成す
る。

【００７５】次に、主に、フォトレジスト膜、サイドウ
ォールスペーサ２６及び前記ゲート電極２１を不純物導
入用のマスクとして、前記ｐ-型ウェル領域１１の主面
部にｎ型不純物を選択的に導入し、一対の高不純物濃度
のｎ+半導体領域２８を形成する。

【００７６】次に、図１０（前記図１に示す領域を工程
毎に示す要部断面図）に示すように、フォトレジスト膜
２９、サイドウォールスペーサ２６及び前記ゲート電極
２１の夫々を不純物導入用のマスクとして、前記ｎ-型
ウェル領域１０の主面部に、ｐ型不純物３０例えばボロ
ン（ＢＦ₂）を選択的に導入し、一対の高不純物濃度の
ｐ+型半導体領域３０、引出し用ベース領域を構成する
ｐ+型半導体領域３０の夫々を形成する。この後、前記
フォトレジスト膜２９を除去する。

【００７７】次に、層間絶縁膜３２を形成する。この
後、この層間絶縁膜３２に、転送用ＭＩＳＦＥＴＱｔ１
のドレイン領域を構成するｎ+型半導体領域２８の表
面、前記ベース領域を構成するｐ-型半導体領域２７の
表面、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極２１の一
端側の表面の夫々を露出させる接続孔３３を形成する。
この後、第２層目のゲート材、例えば、多結晶珪素膜の
単層膜または多結晶珪素膜と高融点金属珪化膜との積層
膜を堆積する。この後、この第２層目のゲート材をパタ
ーンニングし、図１１（前記図３に示す領域を工程毎に
示す要部断面図）に示すように、高抵抗負荷素子Ｒ１、
この高抵抗負荷素子Ｒ１の電極部３４Ａ、この高抵抗負
荷素子Ｒ１と一体に構成される電源配線３４Ａ、及び、
転送用ＭＩＳＦＥＴＱｔ１のドレイン領域に接続される
引出し用電極３４の夫々を形成する。また、図示してい
ないが、バイポーラトランジスタＴｒのエミッタ領域に
接続される引出し用電極３４を形成する。

【００７８】次に、図１２（前記図３に示す領域を工程
毎に示す要部断面図）及び図１３（前記図１に示す領域
を工程毎に示す要部断面図）に示すように、フォトレジ
スト膜３５を不純物導入用のマスクとして、ｎ型不純物
３６例えばヒ素をイオン打ち込み法で導入する。この
後、前記フォトレジスト膜３５を除去する。

【００７９】前記ｎ型不純物３６は、高抵抗負荷素子Ｒ
１の電極部３４Ａ、電源配線３４Ｂ、転送用ＭＩＳＦＥ
ＴＱｔ１のドレイン領域に接続される引出し用電極３
４、エミッタ領域に接続される引出し用電極３４の夫々
に導入される。高抵抗負荷素子Ｒ１の電極部３４Ａ及び
電源配線３４Ｂの夫々には、他の配線等に比べて、微量
の電流を流せば良いので、電極部３４Ａと駆動用ＭＩＳ
ＦＥＴＱｄ２のゲート電極２１との接続性を確保できる
程度にｎ型不純物３６を導入すれば良い。このため、ｎ
型不純物３６（ヒ素）は、例えば、１×１０¹⁶atoms／c
m²程度の量で導入される。従来、高抵抗負荷素子Ｒ１の
電極部３４Ａ、電源配線３４Ｂ、転送用ＭＩＳＦＥＴＱ
ｔ１の引出し用電極３４の夫々には、１.８５×１０¹⁶a
toms／cm²程度の量のヒ素が導入されていた。このた
め、前述のように、フォトレジスト膜３５の帯電による
駆動用ＭＩＳＦＥＴＱｄ２のゲート絶縁膜１７の破壊が
発生していた。これに対して、本実施例の製造方法によ
れば、ｎ型不純物３６（ヒ素）は、１×１０¹⁶atoms／c
m²程度の量で導入されるので、フォトレジスト膜３５が
帯電する割合は低減される。従って、フォトレジスト膜
３５の帯電による駆動用ＭＩＳＦＥＴＱｄ２のゲート絶
縁膜１７の破壊を低減できるので、半導体集積回路装置
の製造方法において、歩留りを向上できる。また、高抵
抗負荷素子Ｒ１の電極部３４Ａ、電源配線３４Ｂの夫々
に導入されるｎ型不純物３６の量が、従来より少なくな
ったことにより、電極部３４Ａ及び電源配線３４Ｂの夫
々から高抵抗負荷素子Ｒ１を構成する多結晶珪素膜３４
中へｎ型不純物３６が拡散する距離は小さくなる。従っ
て、高抵抗負荷素子Ｒ１の実効長が長くなるので、フォ
トレジスト膜３５の寸法に高抵抗負荷素子Ｒ１の実効長
を近づけられる。つまり、フォトレジスト膜３５の寸法
を縮小しても、高抵抗負荷素子Ｒ１の実効長を確保でき
るので、半導体集積回路装置を高集積化できる。また、
高抵抗負荷素子Ｒ１の実効長が長くなることにより、メ
モリセルの消費電流量を低減できるので、半導体集積回
路装置を低消費電力化できる。

【００８０】次に、図１４（前記図３に示す領域を工程
毎に示す要部断面図）及び図１５（前記図１に示す領域
を工程毎に示す要部断面図）に示すように、フォトレジ
スト膜３７をマスクとして、ｎ型不純物３８例えばヒ素
をイオン打ち込み法で導入する。この後、前記フォトレ
ジスト膜３７を除去する。

【００８１】前記ｎ型不純物３８は、転送用ＭＩＳＦＥ
ＴＱｔ１の引出し用電極３４、バイポーラトランジスタ
Ｔｒのエミッタ領域に接続される引出し用電極３４の夫
々に導入される。ｎ型不純物３８（ヒ素）は、例えば、
０.８５×１０¹⁶atoms／cm²程度の量で導入される。従
って、これらの引出し用電極３４の夫々を構成する多結
晶珪素膜中には、多結晶珪素膜中の粒界でのアルミニウ
ムの移動を低減できるよう充分偏析する程度、すなわ
ち、１.８５×１０¹⁶atoms／cm²程度の量でｎ型不純物
３６，３８（ヒ素）を導入できる。また、エミッタ領域
に接続される引出し用電極３４には、エミッタ領域をド
ライブイン拡散で形成するのに必要な量のｎ型不純物を
導入しておく必要がある。一方、前記ｎ型不純物３６の
導入量（１×１０¹⁶atoms／cm²程度）では、エミッタ領
域をドライブイン拡散で形成するには不充分である。そ
こで、本実施例の製造方法では、ｎ型不純物３８を再度
導入することにより、エミッタ領域に接続される引出し
用電極３４中に、エミッタ領域をドライブイン拡散で形
成するのに充分な量（１.８５×１０¹⁶atoms／cm²程
度）のｎ型不純物３６，３８を導入できる。

【００８２】次に、酸化珪素膜を主体として、層間絶縁
膜４０を形成する。この後、この層間絶縁膜４０に、前
記ｎ+型半導体領域１６，２８、ｐ+型半導体領域３０、
引出し用電極３４の夫々の表面を露出する接続孔４１を
形成する。

【００８３】次に、例えば、珪素と銅が添加されたアル
ミニウム合金膜を形成後、このアルミニウム合金膜をパ
ターンニングし、電極または配線４２を形成すると共
に、この電極または配線４２を、前記層間絶縁膜４０に
形成された接続孔４１を通して、前記ｎ+型半導体領域
１６，２８、ｐ+型半導体領域３０、引出し用電極３４
に夫々接続する。ここで、引出し用電極３４を構成する
多結晶珪素膜中には、多結晶珪素膜中の粒界でのアルミ
ニウムの移動を低減できるよう充分偏析する程度、すな
わち１.８５×１０¹⁶atoms／cm²程度の量でｎ型不純物
３６，３８（ヒ素）が導入されているので、電極または
配線４２を構成するアルミウム合金膜中のアルミニウム
と引出し用電極３４を構成する多結晶珪素膜中の珪素と
の間での置換反応を低減できる。これにより、接続孔４
１内での珪素の析出による導通不良を低減し、半導体集
積回路装置の製造方法において、信頼性を向上できる。

【００８４】次に、前記電極４２上に、酸化珪素膜を主
体として、層間絶縁膜４３を形成する。次に、この層間
絶縁膜４３の上層に、珪素と銅が添加されたアルミニウ
ム合金膜を形成後、このアルミニウム合金膜をパターン
ニングし、配線４４を形成する。この後、この配線４４
の上層に、表面保護膜４５を形成することにより、前記
図１に示す本実施例の半導体集積回路装置は完成する。

【００８５】以上、説明したように、本実施例の製造方
法によれば、転送用ＭＩＳＦＥＴＱｔ１のドレイン領域
に電気的に接続される引出し用電極３４及びソース領域
に接続される高抵抗負荷素子Ｒ１の電極部３４Ａを、不
純物の注入量によって抵抗値が変化する同一層の多結晶
珪素膜で形成する半導体集積回路装置の製造方法におい
て、前記引出し用電極３４及び高抵抗負荷素子Ｒ１の電
極部３４Ａを形成する工程の後、引出し用電極３４に、
高抵抗負荷素子Ｒ１の電極部３４Ａより多くｎ型不純物
３６，３８（ヒ素）を注入する工程を備えている。この
構成によれば、引出し用電極３４中には、多結晶珪素膜
中の粒界でのアルミニウムの移動を低減できるよう充分
偏析する程度までｎ型不純物（ヒ素）３６，３８を注入
できると共に、高抵抗負荷素子Ｒ１の電極部３４Ａに
は、導電性を確保できる程度に必要最小限のｎ型不純物
３６（ヒ素）を注入できる。

【００８６】また、前記引出し用電極３４は多結晶珪素
膜で構成され、この引出し用電極３４には、アルミニウ
ム合金膜で構成される電極または配線４２が接続されて
いる。この構成によれば、引出し用電極３４には、多結
晶珪素膜中の粒界でのアルミニウムの移動を低減できる
よう充分偏析する程度までｎ型不純物３６，３８を注入
できるので、引出し用電極３４を構成する多結晶珪素膜
と電極または配線４２を構成するアルミニウム合金膜と
の間での相互拡散を低減できる。これにより、珪素とア
ルミニウムとの置換反応を低減できるので、引出し用電
極３４と電極または配線４２との間の接続性を向上し、
半導体集積回路装置の製造方法において、信頼性を向上
できる。

【００８７】また、転送用ＭＩＳＦＥＴＱｔ１はＳＲＡ
Ｍのメモリセルを構成し、前記ソース領域には多結晶珪
素膜で構成される高抵抗負荷素子の電極部３４Ａが接続
され、この高抵抗負荷素子Ｒ１の電極部３４Ａは、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極２１が電気的に接続
され、ｎ型不純物３６を注入する工程で、前記高抵抗負
荷素子Ｒ１の形成領域を覆うフォトレジスト膜３５が使
用されている。この構成によれば、高抵抗負荷素子Ｒ１
の電極部３４Ａに必要最少限のｎ型不純物３６を注入で
きるので、ｎ型不純物３６を導入する工程において、フ
ォトレジスト膜３５が帯電する割合を低減できる。従っ
て、高抵抗負荷素子Ｒ１の電極部３４Ａを介して駆動用
ＭＩＳＦＥＴＱｄ２のゲート電極２１中に、帯電したフ
ォトレジスト膜３５から流れ込む電荷は低減される。こ
れにより、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極２１
に流れ込んだ電荷によるゲート絶縁膜１７の破壊を低減
できるので、半導体集積回路装置の製造方法において、
歩留りを向上できる。

【００８８】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【００８９】例えば、前記実施例では、高抵抗負荷素子
を多結晶珪素膜で形成した例を示したが、本発明は、高
抵抗負荷素子を、ｐチャネルＭＩＳＦＥＴで形成するこ
ともできる。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００９１】半導体集積回路装置の製造方法において、
歩留りを向上できる。

【００９２】前記半導体集積回路装置の製造方法におい
て、信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例の半導体集積回装置の要部断面
図。

【図２】前記半導体集積回路装置が有するＳＲＡＭのメ
モリセルの等価回路図。

【図３】前記半導体集積回路装置のメモリセルアレイ部
の要部平面図。

【図４】前記図１に示す領域を工程毎に示す要部断面
図。

【図５】前記図１に示す領域を工程毎に示す要部断面
図。

【図６】前記図３に示す領域を工程毎に示す要部平面
図。

【図７】前記図１に示す領域を工程毎に示す要部断面
図。

【図８】前記図３に示す領域を工程毎に示す要部平面
図。

【図９】前記図１に示す領域を工程毎に示す要部断面
図。

【図１０】前記図１に示す領域を工程毎に示す要部断面
図。

【図１１】前記図３に示す領域を工程毎に示す要部平面
図。

【図１２】前記図３に示す領域を工程毎に示す要部平面
図。

【図１３】前記図１に示す領域を工程毎に示す要部断面
図。

【図１４】前記図３に示す領域を工程毎に示す要部平面
図。

【図１５】前記図１に示す領域を工程毎に示す要部断面
図。

【図１６】従来技術の問題点を説明するための要部断面
図。

【符号の説明】

１…ｐ-型半導体基板、３,４,１６,２２,２８…ｎ+型半
導体領域、６,３０…ｐ+型半導体領域、７…ｎ-型単結
晶珪素層、９,２３…ｎ-型半導体領域、１１,２４,２７
…ｐ-型半導体領域、１５…素子間分離絶縁膜、１７…
ゲート絶縁膜、２１…ゲート絶縁膜、２６…サイドウォ
ールスペーサ、３２,４０,４３…層間絶縁膜、３３,４
２…接続孔、３４…引出し用電極,高抵抗負荷素子,電極
部,電源配線、４１,４４…電極,配線、４５…表面保護
膜。

フロントページの続き (72)発明者 町田 信夫 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＩＳＦＥＴのソース領域、ドレイン領
   域の夫々に電気的に接続される電極を、不純物の注入量
   によって抵抗値が変化する同一層の導電膜で形成する半
   導体集積回路装置の製造方法において、前記電極を形成
   する工程の後、一方の電極に、他方の電極より多く不純
   物を注入する工程を備えたことを特徴とする半導体集積
   回路装置の製造方法。
2. 【請求項２】 前記一方の電極は珪素膜で構成され、該
   一方の電極には、アルミニウム膜またはアルミニウム合
   金膜で構成される配線が接続されることを特徴とする前
   記請求項１に記載の半導体集積回路装置の製造方法。
3. 【請求項３】 前記ＭＩＳＦＥＴはＳＲＡＭのメモリセ
   ルを構成し、前記他方の電極は珪素膜で構成されると共
   に高抵抗負荷素子と一体に構成され、該他方の電極には
   メモリセルを構成する他のＭＩＳＦＥＴのゲート電極が
   電気的に接続され、前記不純物を注入する工程で、前記
   高抵抗負荷素子の形成領域を覆うマスク層が使用される
   ことを特徴とする前記請求項１又は請求項２に記載の半
   導体集積回路装置の製造方法。