JPH05291584A - 不揮発性記憶素子 - Google Patents
不揮発性記憶素子Info
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- JPH05291584A JPH05291584A JP4085411A JP8541192A JPH05291584A JP H05291584 A JPH05291584 A JP H05291584A JP 4085411 A JP4085411 A JP 4085411A JP 8541192 A JP8541192 A JP 8541192A JP H05291584 A JPH05291584 A JP H05291584A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】不揮発性記憶素子の高集積化を図る。
【構成】シリコン基板３０に、ソース領域３２およびド
レイン領域３３がチャネル領域３４を挟んで形成され、
チャネル領域３４上に、電荷を蓄積するゲート絶縁膜３
５が形成され、ゲート絶縁膜３５上に、複数の記憶ゲー
トＭＧ１〜ＭＧ８が配列され、記憶ゲート列ＭＧ１〜Ｍ
Ｇ８の両端でかつソース領域３２およびドレイン領域３
３上に、一対の選択ゲートＳＧ１，ＳＧ２が設けられて
いる。 【効果】１６ビットにつき１つのコンタクトで済み、ま
た１セル当たりの拡散層領域も小さくできる。
レイン領域３３がチャネル領域３４を挟んで形成され、
チャネル領域３４上に、電荷を蓄積するゲート絶縁膜３
５が形成され、ゲート絶縁膜３５上に、複数の記憶ゲー
トＭＧ１〜ＭＧ８が配列され、記憶ゲート列ＭＧ１〜Ｍ
Ｇ８の両端でかつソース領域３２およびドレイン領域３
３上に、一対の選択ゲートＳＧ１，ＳＧ２が設けられて
いる。 【効果】１６ビットにつき１つのコンタクトで済み、ま
た１セル当たりの拡散層領域も小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷を蓄積することに
より情報を記憶する不揮発性記憶素子に関する。
より情報を記憶する不揮発性記憶素子に関する。
【０００２】
【従来の技術】近年、半導体産業の発展に伴い、電荷を
蓄積することにより情報を記憶する不揮発性記憶素子
（以下、不揮発性メモリセルという）をアレイ状に接続
して、所望の不揮発性メモリセルに情報の書き込み、消
去を自由に行える不揮発性記憶装置（以下、不揮発性メ
モリという）が提案されている。このような不揮発性メ
モリの一例を図２１に示す。図２１は不揮発性メモリの
等価回路図である。
蓄積することにより情報を記憶する不揮発性記憶素子
（以下、不揮発性メモリセルという）をアレイ状に接続
して、所望の不揮発性メモリセルに情報の書き込み、消
去を自由に行える不揮発性記憶装置（以下、不揮発性メ
モリという）が提案されている。このような不揮発性メ
モリの一例を図２１に示す。図２１は不揮発性メモリの
等価回路図である。
【０００３】図２１に示した不揮発性メモリは、不揮発
性メモリセル１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１
Ｇ，１Ｈ，１Ｉが所定の容量（図においては９ビット）
でマトリクス状に配列されて構成されている。なお、以
下の説明において、不揮発性メモリセル１Ａ，１Ｂ，１
Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉを総称すると
きは「不揮発性メモリセル１」という。
性メモリセル１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１
Ｇ，１Ｈ，１Ｉが所定の容量（図においては９ビット）
でマトリクス状に配列されて構成されている。なお、以
下の説明において、不揮発性メモリセル１Ａ，１Ｂ，１
Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉを総称すると
きは「不揮発性メモリセル１」という。
【０００４】この不揮発性メモリにおいては、情報の書
き込みが行われるメモリセルと、情報の書き込みが行わ
れないメモリセルとが並存することになるが、書き込み
の際に、書き込みが行われないメモリセルに対して書き
込みが行われないようにするため、各不揮発性メモリセ
ル１には、電荷を蓄積するゲート絶縁膜を有する記憶ト
ランジスタ（以下、メモリトランジスタという）２Ａ，
２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，２Ｉと、
所望のメモリセルを選択するための選択トランジスタ
（以下、セレクトトランジスタという）３Ａ，３Ｂ，３
Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ，３Ｉとが設けられ
ている。なお、以下の説明において、メモリトランジス
タ２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，
２Ｉを総称するときは「メモリトランジスタ２」と、セ
レクトトランジスタ３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３
Ｆ，３Ｇ，３Ｈ，３Ｉを総称するときは「セレクトトラ
ンジスタ３」という。
き込みが行われるメモリセルと、情報の書き込みが行わ
れないメモリセルとが並存することになるが、書き込み
の際に、書き込みが行われないメモリセルに対して書き
込みが行われないようにするため、各不揮発性メモリセ
ル１には、電荷を蓄積するゲート絶縁膜を有する記憶ト
ランジスタ（以下、メモリトランジスタという）２Ａ，
２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，２Ｉと、
所望のメモリセルを選択するための選択トランジスタ
（以下、セレクトトランジスタという）３Ａ，３Ｂ，３
Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ，３Ｉとが設けられ
ている。なお、以下の説明において、メモリトランジス
タ２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，
２Ｉを総称するときは「メモリトランジスタ２」と、セ
レクトトランジスタ３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３
Ｆ，３Ｇ，３Ｈ，３Ｉを総称するときは「セレクトトラ
ンジスタ３」という。
【０００５】そして、各メモリトランジスタ２のドレイ
ンと、各セレクトトランジスタ３のソースとが接続され
ている。また、各メモリトランジスタ２のゲートにメモ
リゲートラインＭＧＬ１，ＭＧＬ２，ＭＧＬ３が、ソー
スにソースラインＳＬ１，ＳＬ２，ＳＬ３がそれぞれ接
続されている。さらに、各セレクトトランジスタ３のゲ
ートにセレクトゲートラインＳＧＬ１，ＳＧＬ２，ＳＧ
Ｌ３が、ドレインにドレインラインＤＬ１，ＤＬ２，Ｄ
Ｌ３がそれぞれ接続されている。
ンと、各セレクトトランジスタ３のソースとが接続され
ている。また、各メモリトランジスタ２のゲートにメモ
リゲートラインＭＧＬ１，ＭＧＬ２，ＭＧＬ３が、ソー
スにソースラインＳＬ１，ＳＬ２，ＳＬ３がそれぞれ接
続されている。さらに、各セレクトトランジスタ３のゲ
ートにセレクトゲートラインＳＧＬ１，ＳＧＬ２，ＳＧ
Ｌ３が、ドレインにドレインラインＤＬ１，ＤＬ２，Ｄ
Ｌ３がそれぞれ接続されている。
【０００６】上記不揮発性メモリにおいて、メモリセル
１Ａに情報の書き込みを行うべく、メモリセル１Ａに接
続されているメモリゲートラインＭＧＬ１に対してプロ
グラム電圧ＶPPを印加したとき、情報の書き込みを行わ
ないメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉに
接続されているドレインラインＤＬ２，ＤＬ３に対して
書き込み禁止電圧Ｖi を与える。
１Ａに情報の書き込みを行うべく、メモリセル１Ａに接
続されているメモリゲートラインＭＧＬ１に対してプロ
グラム電圧ＶPPを印加したとき、情報の書き込みを行わ
ないメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉに
接続されているドレインラインＤＬ２，ＤＬ３に対して
書き込み禁止電圧Ｖi を与える。
【０００７】このとき、ドレインラインＤＬ２，ＤＬ３
が接続されているメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，
１Ｈ，１Ｉにセレクトトランジスタ３Ｂ，３Ｃ，３Ｅ，
３Ｆ，３Ｈ，３Ｉが存在していなければ、メモリセル１
Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉのメモリトランジス
タ２Ｂ，２Ｃ，２Ｅ，２Ｆ，２Ｈ，２Ｉのドレイン領域
に電圧Ｖi がかかるが、メモリトランジスタ２Ｂ，２
Ｃ，２Ｅ，２Ｆ，２Ｈ，２Ｉのソース領域に向けて、そ
の電圧が下がっていき、ソース領域に近い部分でが０Ｖ
となる。そのため、メモリトランジスタ２Ｂ，２Ｃ，２
Ｅ，２Ｆ，２Ｈ，２Ｉのソース領域に近い部分に対応す
る基板−ゲート間には電荷書き込みバイアスがかかり、
ゲート絶縁膜に電荷が蓄積されることになり、書き込み
を行わないメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，
１Ｉに対して情報の書き込みが行われてしまう。
が接続されているメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，
１Ｈ，１Ｉにセレクトトランジスタ３Ｂ，３Ｃ，３Ｅ，
３Ｆ，３Ｈ，３Ｉが存在していなければ、メモリセル１
Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉのメモリトランジス
タ２Ｂ，２Ｃ，２Ｅ，２Ｆ，２Ｈ，２Ｉのドレイン領域
に電圧Ｖi がかかるが、メモリトランジスタ２Ｂ，２
Ｃ，２Ｅ，２Ｆ，２Ｈ，２Ｉのソース領域に向けて、そ
の電圧が下がっていき、ソース領域に近い部分でが０Ｖ
となる。そのため、メモリトランジスタ２Ｂ，２Ｃ，２
Ｅ，２Ｆ，２Ｈ，２Ｉのソース領域に近い部分に対応す
る基板−ゲート間には電荷書き込みバイアスがかかり、
ゲート絶縁膜に電荷が蓄積されることになり、書き込み
を行わないメモリセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，
１Ｉに対して情報の書き込みが行われてしまう。
【０００８】しかしながら、メモリセル１Ｂ，１Ｃ，１
Ｅ，１Ｆ，１Ｈ，１Ｉには、セレクトトランジスタ３
Ｂ，３Ｃ，３Ｅ，３Ｆ，３Ｈ，３Ｉが存在しており、か
つこのセレクトトランジスタ３Ｂ，３Ｃ，３Ｅ，３Ｆ，
３Ｈ，３Ｉがオープン（ＯＦＦ）状態であることから、
メモリトランジスタ２Ｂ，２Ｃ，２Ｅ，２Ｆ，２Ｈ，２
Ｉのソース領域に近い部分の電圧は０Ｖにならず、メモ
リセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉに対して情
報の書き込みが行われない。
Ｅ，１Ｆ，１Ｈ，１Ｉには、セレクトトランジスタ３
Ｂ，３Ｃ，３Ｅ，３Ｆ，３Ｈ，３Ｉが存在しており、か
つこのセレクトトランジスタ３Ｂ，３Ｃ，３Ｅ，３Ｆ，
３Ｈ，３Ｉがオープン（ＯＦＦ）状態であることから、
メモリトランジスタ２Ｂ，２Ｃ，２Ｅ，２Ｆ，２Ｈ，２
Ｉのソース領域に近い部分の電圧は０Ｖにならず、メモ
リセル１Ｂ，１Ｃ，１Ｅ，１Ｆ，１Ｈ，１Ｉに対して情
報の書き込みが行われない。
【０００９】また、図２２のように、基板上に、記憶ゲ
ート（以下、メモリゲートという）１０と、このメモリ
ゲート１０の両端に一対の選択ゲート（以下、セレクト
ゲートという）１１，１２とを設け、情報の書き込みの
際に、書き込みが行われないメモリセルに対して書き込
みが行われないようにした不揮発性メモリセルも提案さ
れている。すなわち、図２１のメモリセルが２トランジ
スタ／１セルであるのに対し、図２２のメモリセルは、
３トランジスタ／１セルに近い構造であるといえる。
ート（以下、メモリゲートという）１０と、このメモリ
ゲート１０の両端に一対の選択ゲート（以下、セレクト
ゲートという）１１，１２とを設け、情報の書き込みの
際に、書き込みが行われないメモリセルに対して書き込
みが行われないようにした不揮発性メモリセルも提案さ
れている。すなわち、図２１のメモリセルが２トランジ
スタ／１セルであるのに対し、図２２のメモリセルは、
３トランジスタ／１セルに近い構造であるといえる。
【００１０】
【発明が解決しようとする課題】しかしながら、図２１
に示した不揮発性メモリにあっては、メモリセル内にメ
モリトランジスタとセレクトトランジスタとを有する２
トランジスタ／１セル構造をなしているため、メモリセ
ルの面積が大きくなり、高集積化に対応できなかった。
また、マトリクスの列毎にソースラインが存在するの
で、セル面積が大きくなるのみならず、デコードの仕方
も複雑となり、使用上不便となっていた。
に示した不揮発性メモリにあっては、メモリセル内にメ
モリトランジスタとセレクトトランジスタとを有する２
トランジスタ／１セル構造をなしているため、メモリセ
ルの面積が大きくなり、高集積化に対応できなかった。
また、マトリクスの列毎にソースラインが存在するの
で、セル面積が大きくなるのみならず、デコードの仕方
も複雑となり、使用上不便となっていた。
【００１１】また、図２２に示した不揮発性メモリセル
にあっても、３トランジスタ／１セルに近い構造を有し
ているため、図２１の不揮発性メモリと同様、セル面積
が大きくなるのみならず、デコードの仕方も複雑とな
り、使用上不便であった。そこで、本出願人は、上記に
対処するために、図２３に示すような、１トランジスタ
／１セル構造を有する不揮発性メモリを提案した。図２
３は不揮発性メモリの等価回路図である。
にあっても、３トランジスタ／１セルに近い構造を有し
ているため、図２１の不揮発性メモリと同様、セル面積
が大きくなるのみならず、デコードの仕方も複雑とな
り、使用上不便であった。そこで、本出願人は、上記に
対処するために、図２３に示すような、１トランジスタ
／１セル構造を有する不揮発性メモリを提案した。図２
３は不揮発性メモリの等価回路図である。
【００１２】この不揮発性メモリは、図２３の如く、電
荷を蓄積するゲート絶縁膜を有するメモリトランジスタ
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２
０Ｇ，２０Ｈ，２０Ｉ，２０Ｊ，２０Ｋ，２０Ｌ，２０
Ｍ，２０Ｎ，２０Ｏのみからなる不揮発性メモリセル２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ，２１
Ｇ，２１Ｈ，２１Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１
Ｍ，２１Ｎ，２１Ｏを、所定の容量（図においては１５
ビット）でマトリクス状に配列して構成されている。な
お、以下の説明においては、メモリトランジスタ２０
Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０
Ｇ，２０Ｈ，２０Ｉ，２０Ｊ，２０Ｋ，２０Ｌ，２０
Ｍ，２０Ｎ，２０Ｏを総称するときは「メモリトランジ
スタ２０」と、不揮発性メモリセル２１Ａ，２１Ｂ，２
１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１
Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１Ｍ，２１Ｎ，２１Ｏ
を総称するときは「不揮発性メモリセル２１」という。
荷を蓄積するゲート絶縁膜を有するメモリトランジスタ
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２
０Ｇ，２０Ｈ，２０Ｉ，２０Ｊ，２０Ｋ，２０Ｌ，２０
Ｍ，２０Ｎ，２０Ｏのみからなる不揮発性メモリセル２
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Ｇ，２１Ｈ，２１Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１
Ｍ，２１Ｎ，２１Ｏを、所定の容量（図においては１５
ビット）でマトリクス状に配列して構成されている。な
お、以下の説明においては、メモリトランジスタ２０
Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０
Ｇ，２０Ｈ，２０Ｉ，２０Ｊ，２０Ｋ，２０Ｌ，２０
Ｍ，２０Ｎ，２０Ｏを総称するときは「メモリトランジ
スタ２０」と、不揮発性メモリセル２１Ａ，２１Ｂ，２
１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１
Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１Ｍ，２１Ｎ，２１Ｏ
を総称するときは「不揮発性メモリセル２１」という。
【００１３】そして、メモリトランジスタ２０のゲート
にワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ
５が、ドレインにビットラインＢＬ１，ＢＬ２，ＢＬ３
がそれぞれ接続されいる。上記不揮発性メモリにおい
て、例えばメモリセル２１Ｈに対して情報の書き込みを
行う場合には、全メモリセルのメモリトランジスタのソ
ースを基板に接地すると共に、ワードラインＷＬ１，Ｗ
Ｌ２，ＷＬ４，ＷＬ５およびビットラインＢＬ２を接地
し、ワードラインＷＬ３には書き込み電圧ＶPPを与え、
ビットラインＢＬ１，ＢＬ３に書き込み禁止電圧Ｖi を
与えればよい。
にワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ
５が、ドレインにビットラインＢＬ１，ＢＬ２，ＢＬ３
がそれぞれ接続されいる。上記不揮発性メモリにおい
て、例えばメモリセル２１Ｈに対して情報の書き込みを
行う場合には、全メモリセルのメモリトランジスタのソ
ースを基板に接地すると共に、ワードラインＷＬ１，Ｗ
Ｌ２，ＷＬ４，ＷＬ５およびビットラインＢＬ２を接地
し、ワードラインＷＬ３には書き込み電圧ＶPPを与え、
ビットラインＢＬ１，ＢＬ３に書き込み禁止電圧Ｖi を
与えればよい。
【００１４】しかしながら、図２３に示した不揮発性メ
モリにあっては、不揮発性メモリセル２１が１トランジ
スタ／１セル構造を有しているので、ある程度高集積化
に寄与するものの、さらなる高集積化に対応するには困
難となっている。とういうのは、図２４の如く、２ビッ
トにつき１つのコンタクト２２が必要であること、また
図２５のように、１つのゲート２３の両側に拡散層２４
があり、１セル当たりの拡散層領域が大きいこと等によ
り、さらなる高集積化に対応できないでいた。
モリにあっては、不揮発性メモリセル２１が１トランジ
スタ／１セル構造を有しているので、ある程度高集積化
に寄与するものの、さらなる高集積化に対応するには困
難となっている。とういうのは、図２４の如く、２ビッ
トにつき１つのコンタクト２２が必要であること、また
図２５のように、１つのゲート２３の両側に拡散層２４
があり、１セル当たりの拡散層領域が大きいこと等によ
り、さらなる高集積化に対応できないでいた。
【００１５】本発明は、上記に鑑み、さらなる高集積化
を可能にする不揮発性記憶素子の提供を目的とする。
を可能にする不揮発性記憶素子の提供を目的とする。
【００１６】
【課題を解決するための手段】本発明による課題解決手
段は、電荷を蓄積することにより情報を記憶する不揮発
性記憶素子において、半導体基板に、ソース領域および
ドレイン領域がチャネル領域を挟んで形成され、上記チ
ャネル領域上に、電荷を蓄積するゲート絶縁膜が形成さ
れ、上記ゲート絶縁膜上に、複数の記憶ゲートが配列さ
れ、上記記憶ゲート列の両端でかつソース領域およびド
レイン領域上を挟んで、一対の選択ゲートが設けられて
いるものである。
段は、電荷を蓄積することにより情報を記憶する不揮発
性記憶素子において、半導体基板に、ソース領域および
ドレイン領域がチャネル領域を挟んで形成され、上記チ
ャネル領域上に、電荷を蓄積するゲート絶縁膜が形成さ
れ、上記ゲート絶縁膜上に、複数の記憶ゲートが配列さ
れ、上記記憶ゲート列の両端でかつソース領域およびド
レイン領域上を挟んで、一対の選択ゲートが設けられて
いるものである。
【００１７】
【作用】上記課題解決手段において、チャネル領域上
に、電荷を蓄積するゲート絶縁膜を介して複数の記憶ゲ
ートを配列し、この記憶ゲート列の両端でかつソース領
域およびドレイン領域上を挟んで、一対の選択トゲート
を設けているので、少なくとも４ビットにつき１つのコ
ンタクトで済む。また、記憶ゲート間に不純物拡散層を
存在させなくても済むから、１セル当たりの拡散層領域
を小さくすることができる。
に、電荷を蓄積するゲート絶縁膜を介して複数の記憶ゲ
ートを配列し、この記憶ゲート列の両端でかつソース領
域およびドレイン領域上を挟んで、一対の選択トゲート
を設けているので、少なくとも４ビットにつき１つのコ
ンタクトで済む。また、記憶ゲート間に不純物拡散層を
存在させなくても済むから、１セル当たりの拡散層領域
を小さくすることができる。
【００１８】
【実施例】以下、本発明の第１実施例を図１ないし図１
６に基づいて詳述する。本実施例の不揮発性記憶素子
（以下、不揮発性メモリセルという）の構造について、
図１ないし図３を参照しつつ説明する。図１は本発明第
１実施例に係る不揮発性メモリセルの断面図、図２はパ
ッシベーション膜を剥がした状態を示す平面図、図３は
図１のＡ部拡大断面図である。
６に基づいて詳述する。本実施例の不揮発性記憶素子
（以下、不揮発性メモリセルという）の構造について、
図１ないし図３を参照しつつ説明する。図１は本発明第
１実施例に係る不揮発性メモリセルの断面図、図２はパ
ッシベーション膜を剥がした状態を示す平面図、図３は
図１のＡ部拡大断面図である。
【００１９】本実施例の不揮発性メモリセルは、電荷を
蓄積することにより情報を記憶するものであって、図
１，２の如く、Ｎ型シリコン基板３０にＰウェル３１が
形成され、Ｐウェル３１の表層部に、ソース領域３２お
よびドレイン領域３３がチャネル領域３４を挟んで形成
され、チャネル領域３４上に、ソース領域３２とドレイ
ン領域３３とを橋架するかたちで、電荷を蓄積するゲー
ト絶縁膜３５が形成され、ゲート絶縁膜３５上に、複数
の記憶ゲート（以下、メモリゲートという）ＭＧ１，Ｍ
Ｇ２，ＭＧ３，ＭＧ４，ＭＧ５，ＭＧ６，ＭＧ７，ＭＧ
８が配列され、両端のメモリゲートＭＧ１，ＭＧ８に隣
接してかつソース領域３２およびドレイン領域３３上
に、ゲート絶縁膜３５を介して一対の選択ゲート（以
下、セレクトゲートという）ＳＧ１，ＳＧ２が設けられ
ている。なお、以下の説明において、メモリゲートＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５，ＭＧ６，ＭＧ
７，ＭＧ８を総称するときは「メモリゲートＭＧ」と、
セレクトゲートＳＧ１，ＳＧ２を総称するときは「セレ
クトゲートＳＧ」という。
蓄積することにより情報を記憶するものであって、図
１，２の如く、Ｎ型シリコン基板３０にＰウェル３１が
形成され、Ｐウェル３１の表層部に、ソース領域３２お
よびドレイン領域３３がチャネル領域３４を挟んで形成
され、チャネル領域３４上に、ソース領域３２とドレイ
ン領域３３とを橋架するかたちで、電荷を蓄積するゲー
ト絶縁膜３５が形成され、ゲート絶縁膜３５上に、複数
の記憶ゲート（以下、メモリゲートという）ＭＧ１，Ｍ
Ｇ２，ＭＧ３，ＭＧ４，ＭＧ５，ＭＧ６，ＭＧ７，ＭＧ
８が配列され、両端のメモリゲートＭＧ１，ＭＧ８に隣
接してかつソース領域３２およびドレイン領域３３上
に、ゲート絶縁膜３５を介して一対の選択ゲート（以
下、セレクトゲートという）ＳＧ１，ＳＧ２が設けられ
ている。なお、以下の説明において、メモリゲートＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５，ＭＧ６，ＭＧ
７，ＭＧ８を総称するときは「メモリゲートＭＧ」と、
セレクトゲートＳＧ１，ＳＧ２を総称するときは「セレ
クトゲートＳＧ」という。
【００２０】そして、メモリゲートＭＧ間およびメモリ
ゲートＭＧ１−セレクトゲートＳＧ１間、メモリゲート
ＭＧ８−セレクトゲートＳＧ２間は、層間絶縁膜３６に
よって互いに絶縁されている。また、層間絶縁膜３６上
には、ビットライン配線層３７が積層されており、この
ビットライン配線層３７は、ドレイン領域３３上に形成
されたコンタクトホール３８を通じてドレイン領域３３
に接続されている。さらに、ビットライン配線層３７上
には、パッシベーション膜３９が積層されている。
ゲートＭＧ１−セレクトゲートＳＧ１間、メモリゲート
ＭＧ８−セレクトゲートＳＧ２間は、層間絶縁膜３６に
よって互いに絶縁されている。また、層間絶縁膜３６上
には、ビットライン配線層３７が積層されており、この
ビットライン配線層３７は、ドレイン領域３３上に形成
されたコンタクトホール３８を通じてドレイン領域３３
に接続されている。さらに、ビットライン配線層３７上
には、パッシベーション膜３９が積層されている。
【００２１】ゲート絶縁膜３５は、図３の如く、酸化シ
リコン膜３５ａ、窒化シリコン膜３５ｂを順次積層して
なり、これにより、不揮発性メモリセルは、ＭＮＯＳ(m
etalnitride oxide silicon) 構造を有している。上記
不揮発性メモリセルの電気的構成について、図４を参照
しつつ説明する。図４は不揮発性メモリセルの等価回路
図である。
リコン膜３５ａ、窒化シリコン膜３５ｂを順次積層して
なり、これにより、不揮発性メモリセルは、ＭＮＯＳ(m
etalnitride oxide silicon) 構造を有している。上記
不揮発性メモリセルの電気的構成について、図４を参照
しつつ説明する。図４は不揮発性メモリセルの等価回路
図である。
【００２２】図４に示すように、メモリゲートＭＧに
は、メモリゲートラインＭＧＬ１，ＭＧＬ２，ＭＧＬ
３，ＭＧＬ４，ＭＧＬ５，ＭＧＬ６，ＭＧＬ７，ＭＧＬ
８が、セレクトゲートＳＧには、セレクトゲートライン
ＳＧＬ１，ＳＧＬ２がそれぞれ接続されており、ソース
は、グランドに接地されている。上記不揮発性メモリセ
ルの製造方法について、図５、６を参照しつつ説明す
る。図５、６は不揮発性メモリセルの製造方法を工程順
に示す断面図である。
は、メモリゲートラインＭＧＬ１，ＭＧＬ２，ＭＧＬ
３，ＭＧＬ４，ＭＧＬ５，ＭＧＬ６，ＭＧＬ７，ＭＧＬ
８が、セレクトゲートＳＧには、セレクトゲートライン
ＳＧＬ１，ＳＧＬ２がそれぞれ接続されており、ソース
は、グランドに接地されている。上記不揮発性メモリセ
ルの製造方法について、図５、６を参照しつつ説明す
る。図５、６は不揮発性メモリセルの製造方法を工程順
に示す断面図である。
【００２３】図５（ａ）のように、Ｎ型シリコン基板３
０にＰウェル３１を形成し、Ｐウェル３１上に酸化シリ
コン膜と窒化シリコン膜の２層のゲート絶縁膜３５を堆
積し、さらにゲート絶縁膜３５上に高濃度のＮ型にドー
プした１層目のポリシリコン４０を堆積する。この工程
において、シリコン基板３０には、例えば面方位（１０
０）、比抵抗ρ：２〜３Ω／ｃｍ程度のものを用いる
が、比抵抗に関しては、周辺回路の特性に合わせて選定
すればよい。Ｐウェル３１は、イオン注入法により、例
えば注入エネルギー５０ｅｋＶをもって、シリコン基板
３０にホウ素イオンを２×１０13／ｃｍ2 注入して形成
する。ゲート絶縁膜３５のうち酸化シリコン膜の膜厚
は、例えば２ｎｍと極薄に形成するが、この膜厚は、電
子および正孔がトンネリングしやすい範囲で選定すれば
よい。一方、窒化シリコン膜の膜厚は、例えば３０ｎｍ
程度に形成するが、この膜厚は、基板からトンネリング
してきた電子および正孔が効率よくトラップされる範囲
で選定すればよい。ポリシリコン４０の膜厚は、例えば
０．４μｍ程度で形成するが、抵抗を低く抑えられるな
らばこれよりも薄くてもよく、また段差が気にならない
ならばこれよりも厚くてもよい。
０にＰウェル３１を形成し、Ｐウェル３１上に酸化シリ
コン膜と窒化シリコン膜の２層のゲート絶縁膜３５を堆
積し、さらにゲート絶縁膜３５上に高濃度のＮ型にドー
プした１層目のポリシリコン４０を堆積する。この工程
において、シリコン基板３０には、例えば面方位（１０
０）、比抵抗ρ：２〜３Ω／ｃｍ程度のものを用いる
が、比抵抗に関しては、周辺回路の特性に合わせて選定
すればよい。Ｐウェル３１は、イオン注入法により、例
えば注入エネルギー５０ｅｋＶをもって、シリコン基板
３０にホウ素イオンを２×１０13／ｃｍ2 注入して形成
する。ゲート絶縁膜３５のうち酸化シリコン膜の膜厚
は、例えば２ｎｍと極薄に形成するが、この膜厚は、電
子および正孔がトンネリングしやすい範囲で選定すれば
よい。一方、窒化シリコン膜の膜厚は、例えば３０ｎｍ
程度に形成するが、この膜厚は、基板からトンネリング
してきた電子および正孔が効率よくトラップされる範囲
で選定すればよい。ポリシリコン４０の膜厚は、例えば
０．４μｍ程度で形成するが、抵抗を低く抑えられるな
らばこれよりも薄くてもよく、また段差が気にならない
ならばこれよりも厚くてもよい。
【００２４】図５（ｂ）のように、フォソリソグラフィ
ー技術を用い、図５（ａ）の工程で堆積したポリシリコ
ン４０の所定箇所をエッチング除去してパターニング
し、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，ＭＧＬ８お
よびセレクトゲートＳＧ１を形成する。図５（ｃ）のよ
うに、図５（ｂ）の工程で形成したメモリゲートＭＧ
２，ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲートＳＧ
１を酸化し、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，Ｍ
Ｇ８およびセレクトゲートＳＧ１の表面に絶縁膜３６ａ
を形成した後、ライトエッチングにより、ゲート絶縁膜
３５の窒化シリコン膜上の絶縁膜３６ａを除去し、さら
に２層目のポリシリコン４１を堆積する。なお、ポリシ
リコン４１は、１層目のポリシリコン４０とほぼ同様の
条件で堆積する。
ー技術を用い、図５（ａ）の工程で堆積したポリシリコ
ン４０の所定箇所をエッチング除去してパターニング
し、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，ＭＧＬ８お
よびセレクトゲートＳＧ１を形成する。図５（ｃ）のよ
うに、図５（ｂ）の工程で形成したメモリゲートＭＧ
２，ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲートＳＧ
１を酸化し、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，Ｍ
Ｇ８およびセレクトゲートＳＧ１の表面に絶縁膜３６ａ
を形成した後、ライトエッチングにより、ゲート絶縁膜
３５の窒化シリコン膜上の絶縁膜３６ａを除去し、さら
に２層目のポリシリコン４１を堆積する。なお、ポリシ
リコン４１は、１層目のポリシリコン４０とほぼ同様の
条件で堆積する。
【００２５】この工程において、メモリゲートＭＧ２，
ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲートＳＧ１を
酸化する際、０．１μｍ程酸化するが、このとき露出し
ていた窒化シリコン膜は、酸化レートの違いによりほと
んど酸化されずに済み、電荷保持特性を保持するのに充
分な膜厚を確保される。図５（ｄ）のように、フォソリ
ソグラフィー技術を用い、図５（ｃ）の工程で堆積した
ポリシリコン４１の所定箇所をエッチング除去してパタ
ーニングし、メモリゲートＭＧ１，ＭＧ３，ＭＧ５，Ｍ
Ｇ７およびセレクトゲートＳＧ２を形成した後、メモリ
ゲートＭＧおよびセレクトゲートＳＧをマスクにして、
イオン注入法によりＰウェル３１にＮ型イオンを注入
し、セレクトゲートＳＧ１，ＳＧ２の下方にＮ型ソース
領域３２およびＮ型ドレイン領域３３をそれぞれ形成す
る。Ｎ型イオンの注入は、例えば注入エネルギー７０ｅ
ｋＶをもって、ヒ素イオンを５×１０15／ｃｍ2 程度注
入する。
ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲートＳＧ１を
酸化する際、０．１μｍ程酸化するが、このとき露出し
ていた窒化シリコン膜は、酸化レートの違いによりほと
んど酸化されずに済み、電荷保持特性を保持するのに充
分な膜厚を確保される。図５（ｄ）のように、フォソリ
ソグラフィー技術を用い、図５（ｃ）の工程で堆積した
ポリシリコン４１の所定箇所をエッチング除去してパタ
ーニングし、メモリゲートＭＧ１，ＭＧ３，ＭＧ５，Ｍ
Ｇ７およびセレクトゲートＳＧ２を形成した後、メモリ
ゲートＭＧおよびセレクトゲートＳＧをマスクにして、
イオン注入法によりＰウェル３１にＮ型イオンを注入
し、セレクトゲートＳＧ１，ＳＧ２の下方にＮ型ソース
領域３２およびＮ型ドレイン領域３３をそれぞれ形成す
る。Ｎ型イオンの注入は、例えば注入エネルギー７０ｅ
ｋＶをもって、ヒ素イオンを５×１０15／ｃｍ2 程度注
入する。
【００２６】図６（ａ）のように、リンまたはホウ素、
またはその両方をドープした酸化シリコン膜３６ｂを形
成して、メモリゲートＭＧおよびセレクトゲートＳＧを
覆い、さらにソース領域３２およびドレイン領域３３の
活性化および酸化シリコン膜３６ｂを平坦にするため、
熱処理を施した後、ドレイン領域３３上にコンタクトホ
ール３８を形成する。
またはその両方をドープした酸化シリコン膜３６ｂを形
成して、メモリゲートＭＧおよびセレクトゲートＳＧを
覆い、さらにソース領域３２およびドレイン領域３３の
活性化および酸化シリコン膜３６ｂを平坦にするため、
熱処理を施した後、ドレイン領域３３上にコンタクトホ
ール３８を形成する。
【００２７】この工程において、熱処理の条件は、例え
ば窒素雰囲気中で熱処理温度９５０℃、熱処理時間３０
分をもって行われるが、熱処理の雰囲気、温度、時間
は、ソース領域３２およびドレイン領域３３の活性化お
よび酸化シリコン膜３６ｂのフロー形状により選定すれ
ばよい。図６（ｂ）のように、酸化シリコン膜３６ｂ上
にビットライン配線層３７を形成して、ドレイン領域３
３とのコンタクトをとった後、ビットライン配線層３７
上にパッシベーション膜３９を形成する。ビットライン
配線層３７には、例えばＡｌ−Ｓｉ系金属を用い、パッ
シベーション膜３９には、例えばプラズマ窒化シリコン
膜を用いる。
ば窒素雰囲気中で熱処理温度９５０℃、熱処理時間３０
分をもって行われるが、熱処理の雰囲気、温度、時間
は、ソース領域３２およびドレイン領域３３の活性化お
よび酸化シリコン膜３６ｂのフロー形状により選定すれ
ばよい。図６（ｂ）のように、酸化シリコン膜３６ｂ上
にビットライン配線層３７を形成して、ドレイン領域３
３とのコンタクトをとった後、ビットライン配線層３７
上にパッシベーション膜３９を形成する。ビットライン
配線層３７には、例えばＡｌ−Ｓｉ系金属を用い、パッ
シベーション膜３９には、例えばプラズマ窒化シリコン
膜を用いる。
【００２８】上記不揮発性メモリセルの動作原理につい
て、図７を参照しつつ説明する。図７は不揮発性メモリ
セルの原理的構成を示す図である。上記不揮発性メモリ
セルは、図７からも明らかなように、チャネル領域３４
上に、電荷を蓄積するゲート絶縁膜３５を介して８つの
メモリゲートＭＧを配列し、両端のメモリゲートＭＧ
１，ＭＧ８に隣接してかつソース領域３２およびドレイ
ン領域３３上に、一対のセレクトゲートＳＧ１，ＳＧ２
を設けてメモリゲートＭＧを挟み、合計１０個のトラン
ジスタを直列接続したように構成している。
て、図７を参照しつつ説明する。図７は不揮発性メモリ
セルの原理的構成を示す図である。上記不揮発性メモリ
セルは、図７からも明らかなように、チャネル領域３４
上に、電荷を蓄積するゲート絶縁膜３５を介して８つの
メモリゲートＭＧを配列し、両端のメモリゲートＭＧ
１，ＭＧ８に隣接してかつソース領域３２およびドレイ
ン領域３３上に、一対のセレクトゲートＳＧ１，ＳＧ２
を設けてメモリゲートＭＧを挟み、合計１０個のトラン
ジスタを直列接続したように構成している。
【００２９】メモリゲートＭＧに対して所定のゲート電
圧ＶG を、セレクトゲートＳＧ１，ＳＧ２に０Ｖをそれ
ぞれ印加すると、図において点線で示すように、メモリ
ゲートＭＧの下方に空乏層５０が拡がり、この空乏層５
０同士がくっつき各ゲート間が導通する。各ゲート間の
間隔Ｄは、各ゲート間に不純物拡散層が存在しなくても
導通するように、下記（１）式で求められる最大空乏層
幅Ｘmax を加味して設定されている。
圧ＶG を、セレクトゲートＳＧ１，ＳＧ２に０Ｖをそれ
ぞれ印加すると、図において点線で示すように、メモリ
ゲートＭＧの下方に空乏層５０が拡がり、この空乏層５
０同士がくっつき各ゲート間が導通する。各ゲート間の
間隔Ｄは、各ゲート間に不純物拡散層が存在しなくても
導通するように、下記（１）式で求められる最大空乏層
幅Ｘmax を加味して設定されている。
【００３０】
【数１】
【００３１】（１）式においては、εSiはシリコンの比
誘電率、ε0 は真空の誘電率、φFは真性半導体とのフ
ェルミレベルの差、ｑは電子の電荷量、ＮA は基板の濃
度をそれぞれ示している。例えば、ＮA が２×１０16／
ｃｍ3 場合、ＶG ＝５Ｖを印加すると、最大空乏層幅Ｘ
max は０．２２μｍ程度となるので、各ゲート間の間隔
Ｄが０．１〜０．２μｍ程度であれば導通する。
誘電率、ε0 は真空の誘電率、φFは真性半導体とのフ
ェルミレベルの差、ｑは電子の電荷量、ＮA は基板の濃
度をそれぞれ示している。例えば、ＮA が２×１０16／
ｃｍ3 場合、ＶG ＝５Ｖを印加すると、最大空乏層幅Ｘ
max は０．２２μｍ程度となるので、各ゲート間の間隔
Ｄが０．１〜０．２μｍ程度であれば導通する。
【００３２】不揮発性メモリセルのメモリ部およびセレ
クト部のヒステリシス特性について、図８を参照しつつ
説明する。図８は不揮発性メモリセルの各トランジスタ
部のヒステリシス特性を示す図であって、縦軸をしきい
値電圧Ｖth、横軸をゲート電圧ＶG としている。正のゲ
ート電圧＋ＶG を増加していくと、しきい値電圧Ｖthが
増加していき状態Ｐの飽和状態となる。次に、ゲート電
圧＋ＶG を減少させてＶG ＝０Ｖとしても、しきい値電
圧Ｖthは正の飽和状態を維持し状態Ｑとなる。この状態
から負のゲート電圧−ＶG を印加することにより、しき
い値電圧Ｖthが減少していき、−ＶG1のときにしきい値
電圧Ｖthは０Ｖになる。さらに、ゲート電圧−ＶG を増
大していくと、しきい値電圧Ｖthは負の方向に増大して
いき状態Ｒの飽和状態となる。次に、ゲート電圧−ＶG
を減少させてＶG ＝０Ｖとしても、しきい値電圧Ｖ thは
負の飽和状態を維持し状態Ｓとなる。この状態から正の
ゲート電圧＋ＶG を印加することにより、しきい値電圧
Ｖthが増加していき、＋ＶG1のときにしきい値電圧Ｖth
は０Ｖになり、さらにゲート電圧＋ＶG を増加していく
と、上記の飽和状態Ｐに至る。
クト部のヒステリシス特性について、図８を参照しつつ
説明する。図８は不揮発性メモリセルの各トランジスタ
部のヒステリシス特性を示す図であって、縦軸をしきい
値電圧Ｖth、横軸をゲート電圧ＶG としている。正のゲ
ート電圧＋ＶG を増加していくと、しきい値電圧Ｖthが
増加していき状態Ｐの飽和状態となる。次に、ゲート電
圧＋ＶG を減少させてＶG ＝０Ｖとしても、しきい値電
圧Ｖthは正の飽和状態を維持し状態Ｑとなる。この状態
から負のゲート電圧−ＶG を印加することにより、しき
い値電圧Ｖthが減少していき、−ＶG1のときにしきい値
電圧Ｖthは０Ｖになる。さらに、ゲート電圧−ＶG を増
大していくと、しきい値電圧Ｖthは負の方向に増大して
いき状態Ｒの飽和状態となる。次に、ゲート電圧−ＶG
を減少させてＶG ＝０Ｖとしても、しきい値電圧Ｖ thは
負の飽和状態を維持し状態Ｓとなる。この状態から正の
ゲート電圧＋ＶG を印加することにより、しきい値電圧
Ｖthが増加していき、＋ＶG1のときにしきい値電圧Ｖth
は０Ｖになり、さらにゲート電圧＋ＶG を増加していく
と、上記の飽和状態Ｐに至る。
【００３３】上記不揮発性メモリセルの情報の書き込
み、読み出し、消去の動作について、図９ないし図１４
を参照しつつ説明する。図９は書き込み動作を示す等価
回路図、図１０は書き込み動作の原理を示す図、図１１
は読み出し動作を示す等価回路図、図１２は読み出し動
作の原理を示す図、図１３は消去動作を示す等価回路
図、図１４は消去動作の原理を示す図である。なお、図
９、図１１、図１３は、不揮発性メモリセルＭＣ１，Ｍ
Ｃ２およびＭＣ３，ＭＣ４をそれぞれ直列接続し、これ
ら直列接続体を並列接続して、３２ビットの不揮発性メ
モリＭを構成した状態を示している。以下の説明におい
て、不揮発性メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ
４を総称するときは「不揮発性メモリセルＭＣ」とい
う。 ＜書き込み＞図９に示す不揮発性メモリセルＭＣ１のメ
モリゲートＭＧ２−１に情報を書き込む場合を考える。
メモリゲートラインＭＧＬ２に対してプログラム電圧
（Ｖpp）１５Ｖを印加する。このとき、メモリゲートラ
インＭＧＬ２以外のメモリゲートラインに対して７Ｖを
印加して、メモリセルＭＣ内のメモリゲートＭＧ間を導
通状態としておく。また、セレクトゲートラインＳＧＬ
１に対して７Ｖを印加して、セレクトゲートＳＧＬ１−
１−メモリゲートＭＧ１−１間およびセレクトゲートＳ
ＧＬ１−２−メモリゲートＭＧ１−２間を導通状態と
し、セレクトゲートラインＳＧＬ２、ＳＧＬ１′に対し
て０Ｖを印加して、セレクトゲートＳＧＬ２−１−メモ
リゲートＭＧ８−１間、セレクトゲートＳＧＬ２−３−
メモリゲートＭＧ８−３間およびセレクトゲートＳＧＬ
１−２−メモリゲートＭＧ１−２間、セレクトゲートＳ
ＧＬ１−４−メモリゲートＭＧ１−４間を非導通状態と
しておく。さらに、ビットラインＢＬ１に対して０Ｖ
を、ビットラインＢＬ２に対して書き込み禁止電圧７Ｖ
をそれぞれ印加しておく。さらにまた、Ｐウェル３１に
対しては接地電位０Ｖを印加しておき、メモリセルＭＣ
のソースをグランドに接地しておく。
み、読み出し、消去の動作について、図９ないし図１４
を参照しつつ説明する。図９は書き込み動作を示す等価
回路図、図１０は書き込み動作の原理を示す図、図１１
は読み出し動作を示す等価回路図、図１２は読み出し動
作の原理を示す図、図１３は消去動作を示す等価回路
図、図１４は消去動作の原理を示す図である。なお、図
９、図１１、図１３は、不揮発性メモリセルＭＣ１，Ｍ
Ｃ２およびＭＣ３，ＭＣ４をそれぞれ直列接続し、これ
ら直列接続体を並列接続して、３２ビットの不揮発性メ
モリＭを構成した状態を示している。以下の説明におい
て、不揮発性メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ
４を総称するときは「不揮発性メモリセルＭＣ」とい
う。 ＜書き込み＞図９に示す不揮発性メモリセルＭＣ１のメ
モリゲートＭＧ２−１に情報を書き込む場合を考える。
メモリゲートラインＭＧＬ２に対してプログラム電圧
（Ｖpp）１５Ｖを印加する。このとき、メモリゲートラ
インＭＧＬ２以外のメモリゲートラインに対して７Ｖを
印加して、メモリセルＭＣ内のメモリゲートＭＧ間を導
通状態としておく。また、セレクトゲートラインＳＧＬ
１に対して７Ｖを印加して、セレクトゲートＳＧＬ１−
１−メモリゲートＭＧ１−１間およびセレクトゲートＳ
ＧＬ１−２−メモリゲートＭＧ１−２間を導通状態と
し、セレクトゲートラインＳＧＬ２、ＳＧＬ１′に対し
て０Ｖを印加して、セレクトゲートＳＧＬ２−１−メモ
リゲートＭＧ８−１間、セレクトゲートＳＧＬ２−３−
メモリゲートＭＧ８−３間およびセレクトゲートＳＧＬ
１−２−メモリゲートＭＧ１−２間、セレクトゲートＳ
ＧＬ１−４−メモリゲートＭＧ１−４間を非導通状態と
しておく。さらに、ビットラインＢＬ１に対して０Ｖ
を、ビットラインＢＬ２に対して書き込み禁止電圧７Ｖ
をそれぞれ印加しておく。さらにまた、Ｐウェル３１に
対しては接地電位０Ｖを印加しておき、メモリセルＭＣ
のソースをグランドに接地しておく。
【００３４】このように電圧を印加すると、選択された
メモリゲートＭＧ２−１のチャネルには、ビットライン
ＢＬ１の電位が転送され、当該メモリゲートＭＧ２−１
とチャネルとの間には１５Ｖの電位差が発生する。そう
すると、図１０の如く、チャネル中の電子がゲート絶縁
膜３５の薄い酸化シリコン膜をトンネリングし、窒化シ
リコン膜に蓄積される。このように、窒化シリコン膜に
電子が蓄積されると、しきい値電圧Ｖthが正方向にシフ
トし、メモリゲートＭＧ２−１に情報が書き込まれる。
メモリゲートＭＧ２−１のチャネルには、ビットライン
ＢＬ１の電位が転送され、当該メモリゲートＭＧ２−１
とチャネルとの間には１５Ｖの電位差が発生する。そう
すると、図１０の如く、チャネル中の電子がゲート絶縁
膜３５の薄い酸化シリコン膜をトンネリングし、窒化シ
リコン膜に蓄積される。このように、窒化シリコン膜に
電子が蓄積されると、しきい値電圧Ｖthが正方向にシフ
トし、メモリゲートＭＧ２−１に情報が書き込まれる。
【００３５】一方、メモリセルＭＣ１においてメモリゲ
ートＭＧ２−１に直列に接続されたメモリゲート、例え
ばメモリゲートＭＧ１−１には、７Ｖの電位差が発生す
るが、この程度の電位差であれば情報の書き込みは行わ
れず、メモリゲートＭＧ１−１に記憶されている情報が
破壊されることはない。また、メモリゲートＭＧ２−１
とメモリゲートラインＭＧＬ２を共有するメモリセルＭ
Ｃ３のメモリゲートＭＧ２−３にも、やはり８Ｖの電位
差が発生するが、メモリゲートＭＧ１−１と同様、情報
は壊れない。さらに、メモリゲートＭＧ２−３に直列に
接続されたメモリゲート、例えばメモリゲートＭＧ１−
３にも、０Ｖの電位差が発生するが、情報は壊れない。
また、メモリセルＭＣ３とビットラインＢＬ２を共有す
るメモリセルＭＣ４内のメモリゲート、例えばメモリゲ
ートＭＧ１−４は、そのセレクトゲートＳＧ１−４がオ
フしているため、ビットラインＢＬ２の電位がチャネル
領域に伝わらず、電位差が発生しないので情報の書き込
みは行われない。 ＜読み出し＞図１１に示す不揮発性メモリセルＭＣ１の
メモリゲートＭＧ２−１に記憶された情報を読み出す場
合を考える。ビットラインＢＬ１，ＢＬ２に対して５Ｖ
を、メモリゲートラインＭＧＬ２に対して０Ｖをそれぞ
れ印加する。このとき、メモリゲートラインＭＧＬ２以
外のメモリゲートラインＭＧＬ１，ＭＧＬ３，ＭＧＬ
４，ＭＧＬ５，ＭＧＬ６，ＭＧＬ８およびセレクトゲー
トラインＳＧＬ１、ＳＧＬ２に対してそれぞれ５Ｖを印
加して、メモリゲートＭＧＬ２−１−ＭＧＬ１−１間、
メモリゲートＭＧＬ２−１−ＭＧＬ３−１間およびメモ
リゲートＭＧＬ２−３−ＭＧＬ１−３間、メモリゲート
ＭＧＬ２−３−ＭＧＬ３−３間を除く各ゲート間を導通
状態としておく。
ートＭＧ２−１に直列に接続されたメモリゲート、例え
ばメモリゲートＭＧ１−１には、７Ｖの電位差が発生す
るが、この程度の電位差であれば情報の書き込みは行わ
れず、メモリゲートＭＧ１−１に記憶されている情報が
破壊されることはない。また、メモリゲートＭＧ２−１
とメモリゲートラインＭＧＬ２を共有するメモリセルＭ
Ｃ３のメモリゲートＭＧ２−３にも、やはり８Ｖの電位
差が発生するが、メモリゲートＭＧ１−１と同様、情報
は壊れない。さらに、メモリゲートＭＧ２−３に直列に
接続されたメモリゲート、例えばメモリゲートＭＧ１−
３にも、０Ｖの電位差が発生するが、情報は壊れない。
また、メモリセルＭＣ３とビットラインＢＬ２を共有す
るメモリセルＭＣ４内のメモリゲート、例えばメモリゲ
ートＭＧ１−４は、そのセレクトゲートＳＧ１−４がオ
フしているため、ビットラインＢＬ２の電位がチャネル
領域に伝わらず、電位差が発生しないので情報の書き込
みは行われない。 ＜読み出し＞図１１に示す不揮発性メモリセルＭＣ１の
メモリゲートＭＧ２−１に記憶された情報を読み出す場
合を考える。ビットラインＢＬ１，ＢＬ２に対して５Ｖ
を、メモリゲートラインＭＧＬ２に対して０Ｖをそれぞ
れ印加する。このとき、メモリゲートラインＭＧＬ２以
外のメモリゲートラインＭＧＬ１，ＭＧＬ３，ＭＧＬ
４，ＭＧＬ５，ＭＧＬ６，ＭＧＬ８およびセレクトゲー
トラインＳＧＬ１、ＳＧＬ２に対してそれぞれ５Ｖを印
加して、メモリゲートＭＧＬ２−１−ＭＧＬ１−１間、
メモリゲートＭＧＬ２−１−ＭＧＬ３−１間およびメモ
リゲートＭＧＬ２−３−ＭＧＬ１−３間、メモリゲート
ＭＧＬ２−３−ＭＧＬ３−３間を除く各ゲート間を導通
状態としておく。
【００３６】そうすると、情報が記憶されているメモリ
セルＭＣ１のメモリゲートＭＧ２−１のしきい値電圧Ｖ
thは高くなっているので、図１２の如く、メモリセルＭ
Ｃ１内のメモリブロック（メモリゲートＭＧ１−１〜Ｍ
Ｇ８−１間）には電流が流れず、５Ｖの電位がビットラ
インＢＬ１を介してセンスアンプ６０に転送される。よ
って、メモリゲートＭＧ２−１に記憶された情報が読み
出される。
セルＭＣ１のメモリゲートＭＧ２−１のしきい値電圧Ｖ
thは高くなっているので、図１２の如く、メモリセルＭ
Ｃ１内のメモリブロック（メモリゲートＭＧ１−１〜Ｍ
Ｇ８−１間）には電流が流れず、５Ｖの電位がビットラ
インＢＬ１を介してセンスアンプ６０に転送される。よ
って、メモリゲートＭＧ２−１に記憶された情報が読み
出される。
【００３７】一方、情報が記憶されていないメモリセル
ＭＣ３のメモリゲートＭＧ２−３のしきい値電圧Ｖthは
低くなっているので、メモリセルＭＣ２内のメモリブロ
ック（メモリゲートＭＧ１−３〜ＭＧ８−３間）に電流
が流れ、接地電位がビットラインＢＬ２を介してセンス
アンプ６０に転送される。よって、メモリゲートＭＧ２
−１に情報が記憶されていないことが判別される。 ＜消去＞情報の消去に際しては、図１３のように、メモ
リセルＭＣの全てのメモリゲートＭＧに０Ｖを印加し、
ビットラインＢＬ１，ＢＬ２をフローティング状態（Ｆ
ＬＯＡＴ）とし、Ｐウェル３１に１５Ｖを印加する。こ
のとき、セレクトゲートＳＧにストレスをかけないよう
にするため、全てのセレクトゲートラインをフローティ
ング状態またはＰウェル３１と同電位としておく。
ＭＣ３のメモリゲートＭＧ２−３のしきい値電圧Ｖthは
低くなっているので、メモリセルＭＣ２内のメモリブロ
ック（メモリゲートＭＧ１−３〜ＭＧ８−３間）に電流
が流れ、接地電位がビットラインＢＬ２を介してセンス
アンプ６０に転送される。よって、メモリゲートＭＧ２
−１に情報が記憶されていないことが判別される。 ＜消去＞情報の消去に際しては、図１３のように、メモ
リセルＭＣの全てのメモリゲートＭＧに０Ｖを印加し、
ビットラインＢＬ１，ＢＬ２をフローティング状態（Ｆ
ＬＯＡＴ）とし、Ｐウェル３１に１５Ｖを印加する。こ
のとき、セレクトゲートＳＧにストレスをかけないよう
にするため、全てのセレクトゲートラインをフローティ
ング状態またはＰウェル３１と同電位としておく。
【００３８】そうすると、図１４の如く、メモリゲート
ＭＧ２−１のゲート絶縁膜３５（窒化シリコン膜）に蓄
積されていた電子が基板３０中に抜け、基板３０から正
孔が注入される結果、しきい値電圧Ｖthは正から負にシ
フトする。よって、メモリゲートＭＧ２−１に記憶され
ていた情報が消去される。上記構成において、不揮発性
メモリセルを、チャネル領域３４上に、電荷を蓄積する
ゲート絶縁膜３５を介して８つのメモリゲートＭＧを配
列し、両端のメモリゲートＭＧ１，ＭＧ８に隣接してか
つソース領域３２およびドレイン領域３３上に、一対の
セレクトゲートＳＧ１，ＳＧ２を設けてメモリゲートＭ
Ｇを挟み込む構成としているので、図１５に示すよう
に、１６ビットにつき１つのコンタクトで済む。また、
図１６のように、メモリゲート間に不純物拡散層を存在
させなくても済むから、１セル当たりの拡散層領域を小
さくすることができる。よって、さらなる高集積化に貢
献することが可能となる。
ＭＧ２−１のゲート絶縁膜３５（窒化シリコン膜）に蓄
積されていた電子が基板３０中に抜け、基板３０から正
孔が注入される結果、しきい値電圧Ｖthは正から負にシ
フトする。よって、メモリゲートＭＧ２−１に記憶され
ていた情報が消去される。上記構成において、不揮発性
メモリセルを、チャネル領域３４上に、電荷を蓄積する
ゲート絶縁膜３５を介して８つのメモリゲートＭＧを配
列し、両端のメモリゲートＭＧ１，ＭＧ８に隣接してか
つソース領域３２およびドレイン領域３３上に、一対の
セレクトゲートＳＧ１，ＳＧ２を設けてメモリゲートＭ
Ｇを挟み込む構成としているので、図１５に示すよう
に、１６ビットにつき１つのコンタクトで済む。また、
図１６のように、メモリゲート間に不純物拡散層を存在
させなくても済むから、１セル当たりの拡散層領域を小
さくすることができる。よって、さらなる高集積化に貢
献することが可能となる。
【００３９】次に、本発明の第２実施例を図１７，１８
に基づいて詳述する。本実施例の不揮発性メモリセルに
ついて、図１７を参照しつつ説明する。図１７は本発明
第２実施例に係る不揮発性メモリセルの断面図である。
本実施例の不揮発性メモリセルは、図１７の如く、セレ
クトゲートＳＧ１が、酸化リコン膜７０を介してドレイ
ン領域３３横に形成されており、その他の構成は第１実
施例と同様である。
に基づいて詳述する。本実施例の不揮発性メモリセルに
ついて、図１７を参照しつつ説明する。図１７は本発明
第２実施例に係る不揮発性メモリセルの断面図である。
本実施例の不揮発性メモリセルは、図１７の如く、セレ
クトゲートＳＧ１が、酸化リコン膜７０を介してドレイ
ン領域３３横に形成されており、その他の構成は第１実
施例と同様である。
【００４０】上記不揮発性メモリセルの製造方法につい
て、図１８を参照しつつ説明する。図１８は不揮発性メ
モリセルの製造方法を工程順に示す断面図である。図５
（ａ）（ｂ）に示す工程と同様にして、電荷を蓄積する
ゲート絶縁膜３５上に、メモリゲートＭＧ１，ＭＧ３，
ＭＧ５，ＭＧ７およびセレクトゲートＳＧ２を形成した
後、図１８（ａ）のように、メモリゲートＭＧ１，ＭＧ
３，ＭＧ５，ＭＧ７およびセレクトゲートＳＧ２上にレ
ジスト８０を塗布し、ドレイン側（セレクトゲートＳＧ
１側）のゲート絶縁膜３５をエッチング除去する。
て、図１８を参照しつつ説明する。図１８は不揮発性メ
モリセルの製造方法を工程順に示す断面図である。図５
（ａ）（ｂ）に示す工程と同様にして、電荷を蓄積する
ゲート絶縁膜３５上に、メモリゲートＭＧ１，ＭＧ３，
ＭＧ５，ＭＧ７およびセレクトゲートＳＧ２を形成した
後、図１８（ａ）のように、メモリゲートＭＧ１，ＭＧ
３，ＭＧ５，ＭＧ７およびセレクトゲートＳＧ２上にレ
ジスト８０を塗布し、ドレイン側（セレクトゲートＳＧ
１側）のゲート絶縁膜３５をエッチング除去する。
【００４１】図１８（ｂ）のように、熱酸化により、セ
レクトゲートＳＧ１の酸化リコン膜７０を、メモリゲー
トＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７およびセレクトゲー
トＳＧ２の表面の絶縁膜３６ａと同時に形成し、その後
ライトエッチングにより、ゲート絶縁膜３５上の絶縁膜
３６ａを除去する。図１８（ｃ）のように、メモリゲー
トＭＧ２，ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲー
トＳＧ１を形成すべく、２層目のポリシリコン４１を堆
積する。
レクトゲートＳＧ１の酸化リコン膜７０を、メモリゲー
トＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７およびセレクトゲー
トＳＧ２の表面の絶縁膜３６ａと同時に形成し、その後
ライトエッチングにより、ゲート絶縁膜３５上の絶縁膜
３６ａを除去する。図１８（ｃ）のように、メモリゲー
トＭＧ２，ＭＧ４，ＭＧ６，ＭＧ８およびセレクトゲー
トＳＧ１を形成すべく、２層目のポリシリコン４１を堆
積する。
【００４２】その後の工程は、図５（ｄ）および図６
（ａ）（ｂ）の工程と同様であるので説明を省略する。
上記のように、セレクトゲートＳＧ１の下に酸化リコン
膜７０を形成しているので、書き込み時に、セレクトゲ
ートＳＧ１に高電圧を印加しても、酸化リコン膜７０中
に電荷が蓄積されず、セレクトゲートＳＧ１に対応する
セレクト部のしきい値電圧Ｖthは変化しない。よって、
第１実施例に比べて、安定した連続書き込み動作が行え
る。その他の作用、効果は第１実施例と同様である。
（ａ）（ｂ）の工程と同様であるので説明を省略する。
上記のように、セレクトゲートＳＧ１の下に酸化リコン
膜７０を形成しているので、書き込み時に、セレクトゲ
ートＳＧ１に高電圧を印加しても、酸化リコン膜７０中
に電荷が蓄積されず、セレクトゲートＳＧ１に対応する
セレクト部のしきい値電圧Ｖthは変化しない。よって、
第１実施例に比べて、安定した連続書き込み動作が行え
る。その他の作用、効果は第１実施例と同様である。
【００４３】次に、本発明の第３実施例を図１９，２０
に基づいて詳述する。本実施例の不揮発性メモリセルに
ついて、図１９を参照しつつ説明する。図１９は本発明
第３実施例に係る不揮発性メモリセルの断面図である。
本実施例の不揮発性メモリセルは、図１９の如く、セレ
クトゲートＳＧ１，ＳＧ２が、酸化リコン膜７０を介し
てソース領域３２およびドレイン領域３３上にそれぞれ
形成され、セレクトゲートＳＧ２とメモリゲートＭＧ８
との間が、不純物拡散層８０によって分離されている。
に基づいて詳述する。本実施例の不揮発性メモリセルに
ついて、図１９を参照しつつ説明する。図１９は本発明
第３実施例に係る不揮発性メモリセルの断面図である。
本実施例の不揮発性メモリセルは、図１９の如く、セレ
クトゲートＳＧ１，ＳＧ２が、酸化リコン膜７０を介し
てソース領域３２およびドレイン領域３３上にそれぞれ
形成され、セレクトゲートＳＧ２とメモリゲートＭＧ８
との間が、不純物拡散層８０によって分離されている。
【００４４】上記不揮発性メモリセルの製造方法につい
て、図２０を参照しつつ説明する。図２０は不揮発性メ
モリセルの製造方法を工程順に示す断面図である。図２
０（ａ）のように、電荷を蓄積するゲート絶縁膜３５上
に、メモリゲートＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７を形
成する。図２０（ｂ）のように、メモリゲートＭＧ１，
ＭＧ３，ＭＧ５，ＭＧ７上にレジスト８０を塗布し、ド
レイン側（セレクトゲートＳＧ１側）およびソース側
（セレクトゲートＳＧ２側）のゲート絶縁膜３５をエッ
チング除去する。
て、図２０を参照しつつ説明する。図２０は不揮発性メ
モリセルの製造方法を工程順に示す断面図である。図２
０（ａ）のように、電荷を蓄積するゲート絶縁膜３５上
に、メモリゲートＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７を形
成する。図２０（ｂ）のように、メモリゲートＭＧ１，
ＭＧ３，ＭＧ５，ＭＧ７上にレジスト８０を塗布し、ド
レイン側（セレクトゲートＳＧ１側）およびソース側
（セレクトゲートＳＧ２側）のゲート絶縁膜３５をエッ
チング除去する。
【００４５】図２０（ｃ）のように、熱酸化により、セ
レクトゲートＳＧ１，ＳＧ２の酸化リコン膜７０を、メ
モリゲートＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７の表面の絶
縁膜３６ａと同時に形成し、その後ライトエッチングに
より、ゲート絶縁膜３５上の絶縁膜３６ａを除去する。
図２０（ｄ）のように、メモリゲートＭＧ２，ＭＧ４，
ＭＧ６，ＭＧ８およびセレクトゲートＳＧ１，ＳＧ２を
形成すべく、２層目のポリシリコン４１を堆積する。
レクトゲートＳＧ１，ＳＧ２の酸化リコン膜７０を、メ
モリゲートＭＧ１，ＭＧ３，ＭＧ５，ＭＧ７の表面の絶
縁膜３６ａと同時に形成し、その後ライトエッチングに
より、ゲート絶縁膜３５上の絶縁膜３６ａを除去する。
図２０（ｄ）のように、メモリゲートＭＧ２，ＭＧ４，
ＭＧ６，ＭＧ８およびセレクトゲートＳＧ１，ＳＧ２を
形成すべく、２層目のポリシリコン４１を堆積する。
【００４６】図２０（ｅ）のように、フォソリソグラフ
ィー技術を用い、図２０（ｄ）の工程で堆積したポリシ
リコン４１の所定箇所をエッチング除去してパターニン
グし、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，ＭＧ８お
よびセレクトゲートＳＧ１，ＳＧ２を形成した後、セレ
クトゲートＳＧ１，ＳＧ２の下方にソース領域３２およ
びＮ型ドレイン領域３３をそれぞれ形成する。このとき
同時に、セレクトゲートＳＧ２とメモリゲートＭＧ８と
の間に不純物拡散層８０を形成して、セレクトゲートＳ
Ｇ２−メモリゲートＭＧ８間を分離する。
ィー技術を用い、図２０（ｄ）の工程で堆積したポリシ
リコン４１の所定箇所をエッチング除去してパターニン
グし、メモリゲートＭＧ２，ＭＧ４，ＭＧ６，ＭＧ８お
よびセレクトゲートＳＧ１，ＳＧ２を形成した後、セレ
クトゲートＳＧ１，ＳＧ２の下方にソース領域３２およ
びＮ型ドレイン領域３３をそれぞれ形成する。このとき
同時に、セレクトゲートＳＧ２とメモリゲートＭＧ８と
の間に不純物拡散層８０を形成して、セレクトゲートＳ
Ｇ２−メモリゲートＭＧ８間を分離する。
【００４７】その後の工程は、図６（ａ）（ｂ）の工程
と同様であるので説明を省略する。上記のように、セレ
クトゲートＳＧ２の下にも酸化リコン膜７０を形成して
いるので、第１実施例に比べて、安定した連続読み出し
動作が行える。なお、本発明は上記実施例に限定される
ものではなく、本発明の範囲内で多くの修正および変更
を加え得ることは勿論である。
と同様であるので説明を省略する。上記のように、セレ
クトゲートＳＧ２の下にも酸化リコン膜７０を形成して
いるので、第１実施例に比べて、安定した連続読み出し
動作が行える。なお、本発明は上記実施例に限定される
ものではなく、本発明の範囲内で多くの修正および変更
を加え得ることは勿論である。
【００４８】
【発明の効果】以上の説明から明らかな通り、本発明の
不揮発性記憶相素子は、チャネル領域上に、電荷を蓄積
するゲート絶縁膜を介して複数の記憶ゲートを配列し、
この記憶ゲート列の両端でかつソース領域およびドレイ
ン領域上を挟んで、一対の選択トゲートを設けているの
で、少なくとも４ビットにつき１つのコンタクトで済
む。また、記憶ゲート間に不純物拡散層を存在させなく
ても済むから、１セル当たりの拡散層領域を小さくする
ことができる。
不揮発性記憶相素子は、チャネル領域上に、電荷を蓄積
するゲート絶縁膜を介して複数の記憶ゲートを配列し、
この記憶ゲート列の両端でかつソース領域およびドレイ
ン領域上を挟んで、一対の選択トゲートを設けているの
で、少なくとも４ビットにつき１つのコンタクトで済
む。また、記憶ゲート間に不純物拡散層を存在させなく
ても済むから、１セル当たりの拡散層領域を小さくする
ことができる。
【００４９】よって、さらなる高集積化に貢献すること
が可能となるといった優れた効果がある。
が可能となるといった優れた効果がある。
【図１】本発明第１実施例に係る不揮発性記憶素子の断
面図である。
面図である。
【図２】パッシベーション膜を剥がした状態を示す平面
図である。
図である。
【図３】図１のＡ部拡大断面図である。
【図４】不揮発性記憶素子の等価回路図である。
【図５】不揮発性記憶素子の製造方法を工程順に示す断
面図である。
面図である。
【図６】図６のつづきの製造方法を工程順に示す断面図
である。
である。
【図７】不揮発性記憶素子の原理的構成を示す図であ
る。
る。
【図８】不揮発性記憶素子の記憶ゲート部および選択ゲ
ート部のヒステリシス特性を示す図である。
ート部のヒステリシス特性を示す図である。
【図９】書き込み動作を示す等価回路図である。
【図１０】書き込み動作の原理を示す図である。
【図１１】読み出し動作を示す等価回路図である。
【図１２】読み出し動作の原理を示す図である。
【図１３】消去動作を示す等価回路図である。
【図１４】消去動作の原理を示す図である。
【図１５】不揮発性記憶素子のコンタクト状態を示す平
面図である。
面図である。
【図１６】不揮発性記憶素子のコンタクト状態を示す断
面図である。
面図である。
【図１７】本発明第２実施例に係る不揮発性記憶素子の
断面図である。
断面図である。
【図１８】不揮発性記憶素子の製造方法を工程順に示す
断面図である。
断面図である。
【図１９】本発明第３実施例に係る不揮発性記憶素子の
断面図である。
断面図である。
【図２０】不揮発性記憶素子の製造方法を工程順に示す
断面図である。
断面図である。
【図２１】従来の２トランジスタ／１セル構造を有する
不揮発性記憶素子の等価回路図である。
不揮発性記憶素子の等価回路図である。
【図２２】従来の３トランジスタ／１セルに近い構造を
有する不揮発性記憶素子の等価回路図である。
有する不揮発性記憶素子の等価回路図である。
【図２３】従来の１トランジスタ／１セル構造を有する
不揮発性記憶素子の等価回路図である。
不揮発性記憶素子の等価回路図である。
【図２４】図２３に示した不揮発性記憶素子のコンタク
ト状態を示す平面図である。
ト状態を示す平面図である。
【図２５】図２３に示した不揮発性記憶素子のコンタク
ト状態を示す断面図である。
ト状態を示す断面図である。
３０ シリコン基板 ３２ ソース領域 ３３ ドレイン領域 ３４ チャネル領域 ３５ ゲート絶縁膜 ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５，ＭＧ６，Ｍ
Ｇ７，ＭＧ８ ＭＧ１−１，ＭＧ２−１，ＭＧ３−１，ＭＧ４−１，Ｍ
Ｇ５−１，ＭＧ６−１，ＭＧ７−１，ＭＧ８−１ ＭＧ１−２，ＭＧ２−２，ＭＧ３−２，ＭＧ４−２，Ｍ
Ｇ５−２，ＭＧ６−２，ＭＧ７−２，ＭＧ８−２ ＭＧ１−３，ＭＧ２−３，ＭＧ３−３，ＭＧ４−３，Ｍ
Ｇ５−３，ＭＧ６−３，ＭＧ７−３，ＭＧ８−３ ＭＧ１−４，ＭＧ２−４，ＭＧ３−４，ＭＧ４−４，Ｍ
Ｇ５−４，ＭＧ６−４，ＭＧ７−４，ＭＧ８−４ メモリゲート ＳＧ１，ＳＧ２ ＳＧ１−１，ＳＧ２−１ ＳＧ１−２，ＳＧ２−２ ＳＧ１−３，ＳＧ２−３ ＳＧ１−４，ＳＧ２−４ セレクトゲート
Ｇ７，ＭＧ８ ＭＧ１−１，ＭＧ２−１，ＭＧ３−１，ＭＧ４−１，Ｍ
Ｇ５−１，ＭＧ６−１，ＭＧ７−１，ＭＧ８−１ ＭＧ１−２，ＭＧ２−２，ＭＧ３−２，ＭＧ４−２，Ｍ
Ｇ５−２，ＭＧ６−２，ＭＧ７−２，ＭＧ８−２ ＭＧ１−３，ＭＧ２−３，ＭＧ３−３，ＭＧ４−３，Ｍ
Ｇ５−３，ＭＧ６−３，ＭＧ７−３，ＭＧ８−３ ＭＧ１−４，ＭＧ２−４，ＭＧ３−４，ＭＧ４−４，Ｍ
Ｇ５−４，ＭＧ６−４，ＭＧ７−４，ＭＧ８−４ メモリゲート ＳＧ１，ＳＧ２ ＳＧ１−１，ＳＧ２−１ ＳＧ１−２，ＳＧ２−２ ＳＧ１−３，ＳＧ２−３ ＳＧ１−４，ＳＧ２−４ セレクトゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (1)
- 【請求項１】電荷を蓄積することにより情報を記憶する
不揮発性記憶素子において、 半導体基板に、ソース領域およびドレイン領域がチャネ
ル領域を挟んで形成され、 上記チャネル領域上に、電荷を蓄積するゲート絶縁膜が
形成され、 上記ゲート絶縁膜上に、複数の記憶ゲートが配列され、 上記記憶ゲート列の両端でかつソース領域およびドレイ
ン領域上を挟んで、一対の選択ゲートが設けられている
ことを特徴とする不揮発性記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085411A JPH05291584A (ja) | 1992-04-07 | 1992-04-07 | 不揮発性記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085411A JPH05291584A (ja) | 1992-04-07 | 1992-04-07 | 不揮発性記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291584A true JPH05291584A (ja) | 1993-11-05 |
Family
ID=13858066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085411A Pending JPH05291584A (ja) | 1992-04-07 | 1992-04-07 | 不揮発性記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008995A (ja) * | 2006-12-04 | 2013-01-10 | Snu R & Db Foundation | 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法 |
| US11950412B2 (en) | 2009-02-09 | 2024-04-02 | Longitude Flash Memory Solutions Ltd. | Gate fringing effect based channel formation for semiconductor device |
-
1992
- 1992-04-07 JP JP4085411A patent/JPH05291584A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008995A (ja) * | 2006-12-04 | 2013-01-10 | Snu R & Db Foundation | 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法 |
| US11950412B2 (en) | 2009-02-09 | 2024-04-02 | Longitude Flash Memory Solutions Ltd. | Gate fringing effect based channel formation for semiconductor device |
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