JPH05292135A

JPH05292135A - デジタル変調器

Info

Publication number: JPH05292135A
Application number: JP5023986A
Authority: JP
Inventors: Akio Kosaka; 小坂　　明雄; Mitsufumi Yoshimoto; 光文吉本; Koji Hama; 光司浜; Toshinori Iinuma; 敏範飯沼
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1992-02-13
Filing date: 1993-02-12
Publication date: 1993-11-05
Also published as: US5369378A

Abstract

(57)【要約】【目的】本発明は、ＬＳＩ化が容易でありかつ製造コ
ストが安価なデジタル変調器を提供することを目的とす
る。【構成】デジタル変調器は、差動符号化およびマッピ
ング回路２３によってデジタルベースバンド信号に差動
符号化およびマッピング処理を施し、得られたＩ相およ
びＱ相のシンボルマッピングデータの各々の帯域を、デ
ジタルフィルタ２５によって制限するとともに、対応す
る搬送波信号との乗算を行なう。このような帯域の制限
および搬送波信号との乗算はデジタルフィルタ２５によ
って時分割多重的に行なわれる。デジタルフィルタ２５
の出力は、Ｄ／Ａコンバータ２６によってアナログ変調
信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル変調器に関
し、特に、自動車電話、携帯用電話、コードレス電話な
どのデジタル方式の通信機器におけるＭＯＤＥＭとして
用いられるデジタル変調器に関する。

【０００２】

【従来の技術】従来、デジタル方式の通信機器において
は、伝送の効率化のために、デジタルの情報信号（ベー
スバンド信号）で搬送波信号を変調することによって、
情報信号の伝送が行なわれている。

【０００３】このような変調の方式としては、デジタル
のベースバンド信号（変調波信号）に応じて搬送波信号
の振幅を変化させる振幅変調方式、変調波信号に応じて
搬送波の周波数を偏移させる周波数変調方式、変調波信
号に応じて搬送波の位相を変化させる位相変調方式、変
調波信号に応じて搬送波の振幅および位相をそれぞれ独
立して変化させる振幅位相変調方式などの種々の方式が
用いられている。

【０００４】このように変調波信号によって変調された
搬送波信号（変調信号）Ｓ（ｔ）は、一般的に、次のよ
うに表わすことができる。

【０００５】Ｓ（ｔ）＝Ａ（ｔ）ｃｏｓ｛ωｃｔ＋φ（ｔ）｝＝Ａ（ｔ）ｃｏｓφ（ｔ）・ｃｏｓωｃｔ−Ａ（ｔ）ｓｉｎφ（ｔ）・ｓｉｎωｃｔ＝ｉ（ｔ）ｃｏｓωｃｔ−ｑ（ｔ）ｓｉｎωｃｔ …（１）ここで、Ａ（ｔ）は振幅、ωｃは搬送波周波数、φ
（ｔ）は変調波信号の位相を示している。

【０００６】上記の第（１）式から明らかなように、変
調信号は、２つの直交した成分、すなわち同相（Ｉ相）
成分（上記（１）式の第１項）および直交位相（Ｑ相）
成分（上記（１）式の第２項）の和の形で表わすことが
できる。したがって、このような変調信号は、直交変調
器を用いて形成することができる。

【０００７】図１５および図１６は、それぞれ、このよ
うな直交変調器の原理を概念的に示すブロック図および
空間ダイヤグラムである。なお、以下の例においては、
ベースバンド信号に応じて搬送波の位相を変化させる位
相変調方式を示すものとし、この場合には振幅Ａ（ｔ）
は１に固定される。

【０００８】図１５を参照すると、入力端子１を介して
与えられたデジタルのベースバンド信号に応じて、マッ
ピング回路２から変調波信号のＩ相およびＱ相成分が矩
形波信号ｉ（ｔ）およびｑ（ｔ）として出力される。こ
のＩ相成分ｉ（ｔ）は、ローパスフィルタ（ＬＰＦ）３
を介して乗算器７の入力に与えられ、一方、Ｑ相成分ｑ
（ｔ）は、ＬＰＦ４を介して乗算器８の一方の入力に与
えられる。

【０００９】乗算器７の他方の入力には、信号源５から
搬送波信号ｃｏｓωｃｔが与えられ、これにより乗算器
７からは、変調信号のＩ相成分ｃｏｓφ（ｔ）・ｃｏｓ
ωｃｔが出力される。また、乗算器８の他方入力には、
信号源５からの搬送波信号を位相シフト回路６でπ／２
だけ位相シフトして得られる−ｓｉｎωｃｔが与えら
れ、これにより乗算器８からは、変調信号のＱ相成分−
ｓｉｎφ（ｔ）・ｓｉｎωｃｔが出力される。このよう
にして得られるＩ相成分およびＱ相成分は、図１６に示
すように、Ｉ，Ｑ座標上に１対１の対応関係で表示され
る。

【００１０】これらのＩ相成分およびＱ相成分が加算器
９によって加算され、第（１）式に示すような変調信号
が形成されて、出力端子１０から出力される。

【００１１】なお、上述のマッピング回路２は、予め計
算によって得られたデジタル変調波信号のＩ相およびＱ
相の帯域制限された信号波形データが記憶されたＲＯＭ
を含んでいる。そして、入力端子１を介して与えられた
デジタルベースバンド信号をアドレスとして、上記波形
データが読出される。Ｉ相およびＱ相ごとにＲＯＭから
読出されたデジタルデータは、マッピング回路２に内蔵
されるＤ／Ａコンバータによって別々にアナログ信号に
変換され、上述の信号ｉ（ｔ）およびｑ（ｔ）として供
給される。

【００１２】ところで、このような直交変調器を用いて
Ｍ相ＰＳＫ（ＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）
信号を発生する場合が考えられる。図１７は、このよう
なＭ相ＰＳＫ信号の一例であるπ／４シフトＱＰＳＫ
（ＱｕａｄｌｉＰｈａｓｅＳｈｉｆｔＫｅｙｉｎ
ｇ）信号の発生原理を概念的に説明する図である。

【００１３】図１７を参照して、或る時点におけるベー
スバンド信号（変調波信号）のＩ相成分およびＱ相成分
のデータに対応する信号点が、図１７の半径１の単位円
上の点ａ，ｃ，ｅ，ｇのうちのいずれかに存在すると仮
定する。そして、所定の時間スロットが経過した後の次
の時点において、この信号点は、Ｉ軸およびＱ軸をπ／
４回転させて得られる２つの仮想軸と半径１の単位円と
の交点ｂ，ｄ，ｆ，ｈのうちのいずれかに移動する。以
下同様に、所定の時間スロットごとに、Ｉ軸およびＱ軸
はπ／４ずつ回転されて、信号点は、単位円上を順次移
動していく。

【００１４】たとえば、図１７において、最初の時点に
信号点がａ点に存在しかつベースバンド信号が変化しな
いと仮定した場合、所定の時間スロットごとに、すなわ
ちＩ軸およびＱ軸がπ／４回転されるごとに、信号点
は、ａ点→ｂ点→ｃ点→ｄ点→ｅ点→ｆ点→ｇ点→ｈ点
というように移動していく。この場合、図１７から明ら
かなように、Ｉ相およびＱ相のデータは、各々、
“１”，“１／√２”，“０”，“−１／√２”，“−
１”という５種類の値をとることになる。

【００１５】一方、日本のデジタル方式自動車電話シス
テム標準規格（ＲＣＲ）および北米の自動車電話規格
（ＴＩＡ−ＩＳ−５４）によれば、π／４シフトＱＰＳ
Ｋ変調に際して、差動符号化が行なわれることになって
いる。このような差動符号化を行なうことにより、連続
するシンボル間の相対位相のみを問題にすればよいの
で、図１７の信号空間ダイヤグラムを図１８に示すよう
にπ／８だけ位相シフトすれば、Ｉ相およびＱ相のデー
タはそれぞれ４値レベルを有することになる。このよう
な差動符号化を用いたπ／４シフトＱＰＳＫ変調を一般
にπ／４シフトＤＱＰＳＫ変調と称する。

【００１６】一方、Ｉ相のベースバンド信号ｉ（ｔ）と
搬送波信号ｃｏｓωｃｔとの乗算データを予め計算して
Ｉ相用のＲＯＭに記憶させておき、かつＱ相のベースバ
ンド信号ｑ（ｔ）と搬送波信号−ｓｉｎωｃｔとの乗算
データを予め計算してＱ相用のＲＯＭに記憶させてお
き、それぞれのＲＯＭからの出力を加算してその加算結
果をアナログ信号に変換するようにしたデジタル直交変
調器が提案されている。このような技術によれば、図１
５の従来例に比べて、Ｄ／Ａコンバータは１つでよく、
また直交変調をデジタル的に行なっているので、図１５
のように直交変調をアナログ的に行なう場合に比べて、
ベクトルエラーの発生がないなどの特徴を有している。

【００１７】しかしながら、このようなデジタル直交変
調技術では、ベースバンド信号と搬送波信号との乗算結
果であるｉ（ｔ）ｃｏｓωｃｔおよび−ｑ（ｔ）ｓｉｎ
ωｃｔがそれぞれ０の場合でも、これらのデータをＩ相
およびＱ相のＲＯＭに記憶しなければならず、ＲＯＭ容
量の低減を図ることが困難であった。このようにＲＯＭ
の容量の低減を図ることが困難であれば、変調器自体の
ＬＳＩ化が困難になるとともに、製造コストの上昇を招
くという問題点があった。

【００１８】また、従来のデジタル変調器では、バース
ト送信への対応が考えられていないため、何の対策もな
くバースト送信を行なうと、送信スプリアスが発生して
しまう。

【００１９】より詳細に説明すると、通常のバースト送
信時には、図１９（ａ）に示すように、断続的に送信が
行なわれる。図１９（ａ）に示すように送信の時間幅を
Ｔ_B（秒）とすると、次式で表わされるスペクトルが発
生する。

【００２０】Ａ_D（ｆ）＝Ｔ_B・（ｓｉｎπｆＴ_B／πｆＴ_B） …（２）図２０は、このようなスペクトルを表わすグラフであ
り、斜線で示した部分がスプリアスの発生原因となる。

【００２１】このような送信スプリアスの発生を防止す
るために、図１９（ｂ）に示すようにバーストの立上が
りおよび立下がりを滑らかにするいわゆるランプ処理が
必要になる。図１９（ｃ）は、このような立上がり時お
よび立下がり時における送信波形の拡大図である。立上
がり時の関数としては、次のような関数が用いられる。

【００２２】１／２−（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S）］ …（３）また、立下がり時の関数としては、次のような関数が用
いられる。

【００２３】１／２＋（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S）］ …（４）なお、上記（３）および（４）式においてＴ_Sは、シン
ボル周期を表わす。

【００２４】このようなランプ処理を実行するために
は、ランプ処理専用のＲＯＭをさらに追加する必要があ
る。したがって、バースト送信に対応できるデジタル変
調器を従来の方式で実現する場合には、ＲＯＭの容量は
さらに増大してしまうことになる。

【００２５】

【発明が解決しようとする課題】以上のように、従来の
デジタル変調器においては、大容量のＲＯＭを必要とす
るため、デジタル変調器のＬＳＩ化が困難であり、製造
コストの上昇を招いていた。

【００２６】さらに、デジタル変調器をバースト送信対
応可能とするためにはさらにＲＯＭ容量が必要となり、
上述の問題点はより顕著なものとなっていた。

【００２７】この発明の目的は、ＬＳＩ化が容易であり
かつ製造コストが安価なデジタル変調器を提供すること
である。

【００２８】この発明の他の目的は、大容量のＲＯＭを
用いることなく構成されたデジタル変調器を提供するこ
とである。

【００２９】この発明のさらに他の目的は、ＲＯＭ容量
の増大を伴うことなくバースト送信への対応が可能なデ
ジタル変調器を提供することである。

【００３０】

【課題を解決するための手段】この発明は、要約すれ
ば、デジタルベースバンド信号を供給する手段と、デジ
タルベースバンド信号に差動符号化処理およびマッピン
グ処理を施して、同相および直交位相のそれぞれにおけ
るシンボルマッピングデータに変換する手段と、同相お
よび直交位相のシンボルマッピングデータの各々の帯域
制限および搬送波信号との乗算を時分割多重的に行なう
デジタルフィルタ手段と、デジタルフィルタ手段の出力
をアナログの変調信号に変換する手段とを備えたデジタ
ル変調器である。

【００３１】この発明の他の局面に従うと、デジタルフ
ィルタ手段は、同相および直交位相のシンボルマッピン
グデータの各々を複数のシンボル区間に相当する分だけ
時分割多重的に蓄積する手段と、複数のシンボル区間に
対応して設けられ、所定のフィルタを通過したシンボル
データと対応する搬送波信号との乗算結果に対応するデ
ータをそれぞれ記憶した複数の読出専用記憶手段と、複
数の読出専用記憶手段から読出されたデータを加算する
手段とを含んでいる。

【００３２】この発明のさらに他の局面に従うと、デジ
タル変調器は、バースト送信を指定する手段をさらに備
え、デジタルフィルタ手段は、複数の読出専用記憶手段
からのシンボルデータの読出を選択的に０にする出力マ
スク手段と、バースト送信指定手段によるバースト送信
の指定に応じて、所定のタイミングで出力マスク手段を
制御するマスク制御手段とを含んでいる。

【００３３】

【作用】それゆえに、この発明によれば、デジタルフィ
ルタ手段の時分割多重的使用により、従来に比べて非常
に小さいＲＯＭ容量でデジタル変調器を実現することが
できるため、デジタル変調器のＬＳＩ化が容易になると
ともに製造コストの上昇を抑えることができる。

【００３４】さらにこの発明によれば、デジタルフィル
タ手段に出力マスク手段を設けることにより、ＲＯＭ容
量を増大させることなく、バースト送信時における送信
スプリアスの発生を防止することができ、バースト送信
対応のデジタル変調器を実現することができる。

【００３５】

【実施例】図１は、π／４シフトＤＱＰＳＫ変調方式に
よるこの発明の第１の実施例のデジタル変調器の全体図
である。

【００３６】この図１の実施例においては、π／４シフ
トＤＱＰＳＫ変調に際して、前述の差動符号化が行なわ
れ、Ｉ相およびＱ相のシンボルマッピングデータはそれ
ぞれ４値レベルを有している。また、この実施例におい
ては、デジタルフィルタを複数のＲＯＭで構成して、ル
ートナイキストフィルタで帯域制限したベースバンド信
号と搬送波信号との乗算結果を各シンボル間ごとに別々
に対応するＲＯＭに蓄積しておき、それぞれのＲＯＭの
出力を加算する方法を提案するものである。以下、この
ような方法を、シンボルタップＲＯＭ分割法と称するこ
とにする。

【００３７】図１を参照すると、入力端子２１を介して
与えられたシリアルのベースバンド信号ＡＮは、シリア
ル／パラレル変換回路２２によって、パラレルの２ビッ
トデータ（ＹＫ，ＸＫ）に変換される。差動符号化およ
びマッピング回路２３は、このシリアル／パラレル変換
回路２２からの現在の２ビットデータと、１クロック前
の２ビットデータとの差動符号化を行なうとともに、信
号空間ダイヤグラム上のマッピングを行なう。タイミン
グ信号発生回路２４は、シンボルレート（２１ＫＨｚ）
よりも高い周波数（たとえば２５６倍の５．３７６ＭＨ
ｚ）を有するクロック信号によって駆動され、入力信号
用のクロック信号（ＣＬＫ４２Ｋ）、シンボル周期のク
ロック信号（ＣＬＫ２１Ｋ）およびデジタルフィルタの
ためのクロック信号（Ａ０，Ａ１，Ａ２，Ａ３）および
Ｉ／Ｑ切換信号（Ｉ／Ｑ）を発生する。

【００３８】差動符号化およびマッピング回路２３から
出力されたＩ相のシンボルマッピングデータ（Ｉ０，Ｉ
１）およびＱ相のシンボルマッピングデータ（Ｑ０，Ｑ
１）は、デジタルフィルタ２５に与えられ、デジタルフ
ィルタ２５は、これらのシンボルマッピングデータをア
ドレスとして、これらのシンボルマッピングデータを帯
域制限したものと搬送波信号との乗算結果である８ビッ
トのデジタルデータ（ＤＡ０−ＤＡ７）を出力する。

【００３９】この８ビットのデータ（ＤＡ０−ＤＡ７）
は、Ｄ／Ａコンバータ２６によってアナログ信号に変換
され、ＬＰＦ２７によって標本化ノイズが除去された
後、アナログの変調信号Ｓ（ｔ）として出力端子２８を
介して出力される。

【００４０】次に、図２は、図１のシリアル／パラレル
変換回路２２の詳細を示す図である。このシリアル／パ
ラレル変換回路２２は、図２に示すように、４個のフリ
ップフロップ２２Ａ，２２Ｂ，２２Ｃおよび２２Ｄによ
って構成される。入力端子２１（図１）を介して入力さ
れるシリアルデータＡＮは、タイミング信号発生回路２
４から与えられるデータレートのクロック信号ＣＬＫ４
２Ｋ（４２ＫＨｚ）でサンプルされて、フリップフロッ
プ２２Ａおよび２２Ｂに２ビット分蓄積される。この蓄
積データはさらに、タイミング信号発生回路２４から与
えられるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２
１ＫＨｚ）でサンプルされて、２ビットのパラレルデー
タ（ＹＫ，ＸＫ）として出力される。

【００４１】次に、図３は、図１の差動符号化およびマ
ッピング回路２３の構成を詳細に示す図である。この差
動符号化およびマッピング回路２３は、上述のシリアル
／パラレル変換回路２２から入力された２ビットデータ
（ＸＫ，ＹＫ）の差動符号化およびマッピングを行な
う。ここで、位相を表わすのに必要なポイントはπ／４
シフトＤＱＰＳＫの場合、図１８のａ〜ｈで示すように
８つ存在する。

【００４２】計算の簡略化のために、これらのａ〜ｈの
ポイントの位相状態を、ａを０，ｂを１，ｃを２，ｄを
３，ｅを４，ｆを５，ｇを６，ｈを７というように１０
進数で表現することにする（図１４参照）。

【００４３】そして、現シンボルの２ビットデータ（Ｘ
Ｋ，ＹＫ）が（０，０）の場合に１、（０，１）の場合
に３、（１，１）の場合に５、（１，０）の場合に７
を、１シンボル前の位相ポイントを示す０〜７の数値に
加算し、その結果にＭＯＤ８演算を施して、現シンボル
の位相ポイントを示す０〜７の数値を得る。なお、ＭＯ
Ｄ８演算とは、或る数値を８で割った余りを求める演算
をいう。図３に示す現実の回路では、位相ポイントを表
わす０〜７の数値は、３ビットの２進符号の形で演算さ
れるため、排他的ＯＲゲートＥＸＯＲ２３Ａを用いて、
１シンボル前の位相ポイントの数値に加算されるべき
１，３，５，７の数値を２進符号化する。また、１シン
ボル前の位相ポイントの数値０〜７が４ビットパラレル
レジスタ２３Ｂに記憶される。

【００４４】ＥＸＯＲ２３Ａから出力される３ビットデ
ータと、４ビットパラレルレジスタ２３Ｂから出力され
る３ビットデータとが加算器２３Ｃにより加算され、３
ビットの出力ＳＭ０，ＳＭ１およびＳＭ２に変えられ
る。この３ビットデータＳＭ０，ＳＭ１およびＳＭ２に
基づいて、論理回路２３Ｄ，２３Ｅ，２３Ｆ，２３Ｇお
よび２３Ｈによるマッピング動作によってシンボルマッ
ピングデータＩ０，Ｉ１，Ｑ０およびＱ１が生成され
る。すなわち、上述の論理回路のうち、排他的ＮＯＲゲ
ートＥＸＮＯＲ２３ＥはシンボルマッピングデータＩ１
を出力し、排他的ＮＯＲゲートＥＸＮＯＲ２３Ｆはシン
ボルマッピングデータＩ０を出力し、インバータ２３Ｇ
はシンボルマッピングデータＱ１を出力し、排他的ＯＲ
ゲートＥＸＯＲ２３Ｄおよび２３Ｈはシンボルマッピン
グデータＱ０を出力するために用いられる。なお、この
マッピング動作は図４に示す真理値表に従って行なわれ
る。

【００４５】次に、図５は、図１のデジタルフィルタ２
５を詳細に示す図である。この図５のデジタルフィルタ
は、基本的に前述のシンボルタップＲＯＭ分割法を用い
るものであり、中心シンボル区間を挟んで前後それぞれ
４シンボル区間ずつ、すなわち合計９シンボル区間（Ｒ
ＯＭのタップ数で９）に対応するデータが蓄積され、ル
ートナイキストフィルタを通過したベースバンド信号と
搬送波信号とを搬送波周波数の４倍の周波数のクロック
で乗算して得られるデータが出力されるものとする。

【００４６】ここで、この第１実施例によるデジタル変
調器のデジタルフィルタの原理について説明する。ま
ず、Ｉ相およびＱ相のベースバンド信号ｉ（ｔ）および
ｑ（ｔ）に乗算されるべき搬送波信号ｃｏｓωｃｔおよ
び−ｓｉｎωｃｔと、ωｃｔとの関係は、図６の表に示
すようになる。したがって、直交変調出力Ｓ（ｔ）とω
ｃｔとの関係は、図７の表に示すようになる。

【００４７】図７に示すように、直交変調出力Ｓ（ｔ）
を得るためには、Ｉ成分とＱ成分とを加算する必要はな
く、ｉ（ｔ），−ｑ（ｔ），−ｉ（ｔ），ｑ（ｔ）とい
うようにＩ成分およびＱ成分を交互に出力すれば、出力
Ｓ（ｔ）を得ることができる。また、Ｉ相およびＱ相の
それぞれにデジタルフィルタを設けなくても、１個のデ
ジタルフィルタの時分割多重的利用によって、直交変調
出力Ｓ（ｔ）を得ることができる。すなわち、この実施
例では、ｉ（ｔ）ｃｏｓωｃｔおよび−ｑ（ｔ）ｓｉｎ
ωｃｔがそれぞれ０の場合には、これらのデータを記憶
しないようにすることにより、デジタルフィルタを構成
するＲＯＭの容量の低減を図ることができ、また１個の
デジタルフィルタの時分割多重的利用によりさらに回路
構成の簡略化を図ることができる。

【００４８】次に、図５を参照して、デジタルフィルタ
２５の構成についてより詳細に説明する。

【００４９】図５を参照して、シンボルマッピングデー
タ蓄積回路２５Ａは、Ｉ相とＱ相とで時分割多重的に利
用され、差動符号化およびマッピング回路２３から供給
されるＩ相のシンボルマッピングデータ（Ｉ０，Ｉ１）
またはＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）
が、タイミング信号発生回路２４から供給されるシンボ
ル周期のクロック信号ＣＬＫ２１Ｋ（２１ＫＨｚ）によ
ってシフトされながら９シンボル区間分蓄積される。

【００５０】図８は、このようなシンボルマッピングデ
ータ蓄積回路２５Ａの構成を詳細に示す図である。図８
に示すように、このシンボルマッピングデータ蓄積回路
２５Ａは、４個の８ビットシフトレジスタ３１−３４
と、８個の２ビットデータセレクタ３５−４４と、４個
のフリップフロップ４５−４８とで構成されている。２
ビットのデータセレクタ３５−４４の各々は、図１のタ
イミング信号発生回路２４から供給されるＩ／Ｑ切換信
号に応じて、Ｉ相の２ビットシンボルマッピングデータ
またはＱ相の２ビットシンボルマッピングデータを選択
的に出力する。

【００５１】図５を参照すると、シンボルマッピングデ
ータ蓄積回路２５Ａから出力される９シンボル区間分の
２×９＝１８ビットのシンボルマッピングデータは、そ
れぞれのシンボル区間ごとに、対応するＲＯＭ２５Ｂ−
２５Ｊに与えられる。これらのＲＯＭの各々は、シンボ
ルマッピングデータ蓄積回路２５Ａからの対応する２ビ
ットのシンボルマッピングデータ（Ａ４，Ａ５）と、タ
イミング信号発生回路２４からの４ビット（１６値）の
時間情報（Ａ０，Ａ１，Ａ２，Ａ３）とをアドレスと
し、各ＲＯＭには、対応するシンボル区間において、図
９に示すインパルス応答特性を有するルートナイキスト
フィルタによって帯域制限されたベースバンド信号と搬
送波信号との乗算結果のうち０以外のデータが格納され
る。各ＲＯＭに格納されるデータ長は、図９に示したロ
ールオフファクタα＝０．５のルートナイキストフィル
タのインパルス応答波形の各シンボル区間ごとのダイナ
ミックレンジによってＲＯＭごとに異なっている。

【００５２】より詳細に説明すると、各シンボル区間の
ダイナミックレンジを考慮して、蓄積数−４のシンボル
区間に対応するＲＯＭ２５Ｂおよび蓄積数４のシンボル
区間に対応するＲＯＭ２５Ｊのそれぞれからは、３ビッ
トのデータ長のシンボルデータ（Ｄ０−Ｄ２）が出力さ
れる。同様に、蓄積数−３のシンボル区間に対応するＲ
ＯＭ２５Ｃおよび蓄積数３のシンボル区間に対応するＲ
ＯＭ２５Ｉのそれぞれからは、４ビットのデータ長のシ
ンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−２の
シンボル区間に対応するＲＯＭ２５Ｄおよび蓄積数２の
シンボル区間に対応するＲＯＭ２５Ｈのそれぞれから
は、６ビットのデータ長のシンボルデータ（Ｄ０−Ｄ
５）が供給され、蓄積数−１のシンボル区間に対応する
ＲＯＭ２５Ｅおよび蓄積数１のシンボル区間に対応する
ＲＯＭ２５Ｇのそれぞれからは、９ビットのデータ長の
シンボルデータ（Ｄ０−Ｄ８）が供給され、そして蓄積
数０のシンボル区間に対応するＲＯＭ２５Ｆからは、１
０ビットのデータ長のシンボルデータ（Ｄ０−Ｄ９）が
供給される。

【００５３】これらのＲＯＭ２５Ｂ−２５Ｊの出力は、
加算器２５Ｕによって加算され、８ビットのデジタルベ
ースバンド信号に変換される。なお、蓄積数０のシンボ
ル区間に対応するＲＯＭ２５Ｆの出力が１０ビットであ
ることから、この加算器２５Ｕの出力は本来１０ビット
にすべきものであるが、加算によってＬＳＢに含まれる
誤差が増加することを考慮して、ＬＳＢの２桁を切り捨
てて８ビットの出力にしている。

【００５４】この第１の実施例のＲＯＭ容量は以下のと
おりである。すなわち、ＲＯＭ２５Ｂ−２５Ｊの各々の
アドレスは４＋２＝６ビットであり、それぞれのデータ
長は前述のようにＲＯＭごとに異なり、３ビットのＲＯ
Ｍが２個、４ビットのＲＯＭが２個、６ビットのＲＯＭ
が２個、９ビットのＲＯＭが２個、１０ビットのＲＯＭ
が１個である。したがって、９個のＲＯＭの容量の総和
は、以下のとおりである。

【００５５】２⁽⁴⁺²⁾×３×２＋２⁽⁴⁺²⁾×４×２＋２⁽⁴⁺²⁾×６×２＋２⁽⁴⁺²⁾×９×２＋２⁽⁴⁺²⁾×１０×１＝３４５６ビット以上のように、この発明の第１の実施例によると、非常
に小さいＲＯＭ容量でデジタル変調器を実現することが
できるため、デジタル変調器のＬＳＩ化が容易になると
ともに、製造コストの上昇を抑えることができる。

【００５６】次に、図１０は、この発明の第２の実施例
であるデジタル変調器を構成するデジタルフィルタを示
すブロック図である。この図１０に示すデジタルフィル
タは、以下の点を除いて、図５に示した第１実施例によ
るデジタルフィルタと同じであり、共通する部分につい
てはその説明を繰返さない。この図１０に示した第２実
施例は、上述の第１実施例のシンボルタップＲＯＭ分割
法を前提として、さらにバースト送信にも対応可能なデ
ジタル変調器を提供するものである。

【００５７】図１０を参照すると、シンボルマッピング
データ蓄積回路２５Ａは、図５の第１実施例のものと同
じであり、その説明はここでは繰返さない。図１０の実
施例において、シンボルマッピングデータ蓄積回路２５
Ａから出力される２×９＝１８ビットのシンボルマッピ
ングデータは、それぞれのシンボル区間ごとに、対応す
るＲＯＭ２５Ｂ−２５Ｊに与えられる。これらのＲＯＭ
２５Ｂ−２５Ｊも図５に示した第１実施例のものと同じ
であり、その説明もここでは繰返さない。

【００５８】これらのＲＯＭ２５Ｂ−２５Ｊの出力は、
それぞれ、対応するマスク回路２５Ｋないし２５Ｓに与
えられる。これらのマスク回路は、バースト送信時にＲ
ＯＭの出力を一時的にマスクして送信スプリアスの発生
を防止するためのものである。図１０に示すように、各
マスク回路の入力ビット数ｎと出力ビット数ｎとは等し
く、各マスク回路はｎ個のＡＮＤゲートで構成されてい
る。

【００５９】図１１は、このようなマスク回路の構成例
として、マスク回路２５Ｋまたは２５Ｓの構成を示す図
である。この図１１に示した例において、マスク回路は
３ビットの入力と３ビットの出力とを有し、３つのＡＮ
Ｄゲート１０３−１０５で構成されている。そして、マ
スク制御回路２５Ｔからの制御出力ＳＥが“１”のとき
には、入力のＤ０−Ｄ２を出力Ｂ０−Ｂ２としてそのま
ま出力し、一方ＳＥが“０”のときには出力Ｂ０−Ｂ２
はすべて“０”となる。残りのマスク回路２５Ｌないし
２５Ｒについても入力および出力ビット数に応じてＡＮ
Ｄゲートの個数が異なる以外、構成は同じである。

【００６０】次に図１２は、図１０のマスク制御回路２
５Ｔの構成を示すブロック図である。図１２に示すよう
に、このマスク制御回路２５Ｔは、９個のフリップフロ
ップ１１０ないし１１８と、４個のＡＮＤゲート１１９
ないし１２２とによって構成される。また、図１３は、
このマスク制御回路２５Ｔの動作を説明するためのタイ
ミング図である。次に、図１２および図１３を参照し
て、マスク制御回路２５Ｔの動作を説明する。

【００６１】まず、バースト送信の立上がり時には、図
１のバースト入力端子から入力されているバースト入力
信号ＢＩＮが“０”から“１”に変化する。そしてその
後、２ないし３シンボル期間後に、マスク回路２５Ｋ−
２５Ｍに対する制御出力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２
が“０”から“１”に同時に変化し、さらにその後、残
りのマスク回路に対する制御出力ＭＣＭ１，ＭＣＰＭ
０，ＭＣＰ１，ＭＣＰ２，ＭＣＰ３，ＭＣＰ４がシンボ
ル周期で遅れながら順次“０”から“１”に変化する。

【００６２】その後、バースト送信の立下がり時には、
バースト入力端子から入力されているバースト入力信号
ＢＩＮが“１”から“０”に変化する。そして、制御出
力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２，ＭＣＭ１，ＭＣＰＭ
０，ＭＣＰ１がシンボル周期で遅れながら順次“１”か
ら“０”に変化し、さらに１シンボル期間をおいてＭＣ
Ｐ２，ＭＣＰ３，ＭＣＰ４が同時に“１”から“０”に
変化する。

【００６３】このように、バースト送信時に、図１３に
示すタイミングで、ＲＯＭ２５Ｂ−２５Ｊの出力を順次
マスクすることにより、別途ＲＯＭを追加することな
く、バーストの立上がりおよび立下がりのランプ処理が
可能となり、送信スプリアスの発生を防止することがで
きる。

【００６４】これらのマスク回路２５Ｋ−２５Ｓの出力
は、加算器２５Ｕによって加算され、８ビットのデジタ
ルベースバンド信号に変換される。以下の動作は、前述
の第１実施例と同じであるので、その説明を省略する。
なお、この第２実施例のＲＯＭ容量も、前述の第１実施
例の場合と同様に、３４５６ビットとなる。

【００６５】なお、上述の第２実施例では、ＡＮＤゲー
トで構成されたマスク回路を用いてＲＯＭ出力をマスク
する場合について説明したが、ＲＯＭのそれぞれに、出
力データを０にするようなアドレスまたは専用入力端子
を設ければ、図１０のマスク回路は不要になる。その場
合には、図１０のマスク制御回路２５Ｔの制御出力ＭＣ
Ｍ４ないしＭＣＰ４を、上述の出力データを０にするア
ドレスまたは専用入力端子に接続するとともに、それぞ
れのＲＯＭの出力を直接加算器２５Ｕに与えるように構
成すればよい。

【００６６】以上のように、この発明の第２の実施例で
は、ＲＯＭ容量の低減を図ることができるとともに、バ
ースト送信時における送信スプリアスの発生を防止する
ことができ、ひいてはバースト送信に対応するデジタル
変調器を提供することができる。

【００６７】

【発明の効果】以上のように、この発明によるデジタル
変調器は、デジタルベースバンド信号を供給する手段
と、デジタルベースバンド信号に差動符号化処理および
マッピング処理を施して、同相および直交位相のそれぞ
れにおけるシンボルマッピングデータに変換する手段
と、同相および直交位相のシンボルマッピングデータの
各々の帯域制限および搬送波信号との乗算を時分割多重
的に行なうデジタルフィルタ手段と、デジタルフィルタ
手段の出力をアナログの変調信号に変換する手段とを備
えているので、従来に比べて非常に小さいＲＯＭ容量で
デジタル変調器を実現することができる。

【００６８】さらにこの発明によるデジタル変調器にお
いては、デジタルフィルタ手段は、同相および直交位相
のシンボルマッピングデータの各々を複数のシンボル区
間に相当する分だけ時分割多重的に蓄積する手段と、複
数のシンボル区間に対応して設けられ、所定のフィルタ
を通過したシンボルデータと対応する搬送波信号との乗
算結果に対応するデータをそれぞれ記憶した複数の読出
専用記憶手段と、複数の読出専用記憶手段から読出され
たデータを加算する手段とを備えているので、従来に比
べて非常に小さいＲＯＭ容量でデジタル変調器を実現す
ることができ、ひいてはデジタル変調器のＬＳＩ化を容
易にするとともに、製造コストの上昇を抑えることがで
きる。

【００６９】さらにこの発明によるデジタル変調器にお
いては、バースト送信を指定する手段をさらに備え、デ
ジタルフィルタ手段は、複数の読出専用記憶手段からの
シンボルデータの読出を選択的に０にする出力マスク手
段と、バースト送信指定手段によるバースト送信の指定
に応じて、所定のタイミングで出力マスク手段を制御す
るマスク制御手段とを含んでいるので、バースト送信時
における送信スプリアスの発生を防止することができ、
ＲＯＭ容量の増大を伴うことなくバースト送信対応のデ
ジタル変調器を実現することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるデジタル変調器
を示す概略ブロック図である。

【図２】図１中のシリアル／パラレル変換回路の詳細を
示す図である。

【図３】図１中の差動符号化およびマッピング回路の詳
細を示す図である。

【図４】図３に示したマッピング動作の原理を説明する
ための真理値表である。

【図５】図１に示したデジタルフィルタの構成を詳細に
示す図である。

【図６】この発明の第１の実施例によるデジタル変調器
の特徴を説明するための表である。

【図７】この発明の第１の実施例によるデジタル変調器
の特徴を説明するための表である。

【図８】図１に示したシンボルマッピングデータ蓄積回
路の構成を詳細に示す図である。

【図９】図５に示したデジタルフィルタのインパルス応
答特性を示す波形図である。

【図１０】この発明の第２の実施例であるデジタル変調
器を構成するデジタルフィルタを示すブロック図であ
る。

【図１１】図１０に示したマスク回路の構成例を示す図
である。

【図１２】図１０に示したマスク制御回路の構成を示す
図である。

【図１３】図１２のマスク制御回路の動作を説明するタ
イミング図である。

【図１４】差動符号化およびマッピング回路の動作原理
を概念的に示す図である。

【図１５】直交変調器の原理を概念的に示すブロック図
である。

【図１６】直交変調器の原理を概念的に示す空間ダイヤ
グラムである。

【図１７】π／４シフトＱＰＳＫ信号の発生原理を概念
的に説明する図である。

【図１８】差動符号化の原理を概念的に示す図である。

【図１９】バースト送信時における送信スプリアスの発
生原理を示す波形図である。

【図２０】バースト送信時における送信スプリアスの発
生原理を示すグラフである。

【符号の説明】

１，２１入力端子２マッピング回路３，４，２７ＬＰＦ５搬送波信号源６位相シフト回路７，８乗算器９，２５Ｕ加算器１０，２８出力端子２２シリアル／パラレル変換回路２３差動符号化およびマッピング回路２４タイミング信号発生回路２５デジタルフィルタ２５Ａシンボルマッピングデータ蓄積回路２６Ｄ／Ａコンバータ２５Ｂ−２５ＪＲＯＭ２５Ｋ−２５Ｓマスク回路２５Ｔマスク制御回路

フロントページの続き (72)発明者浜光司大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (72)発明者飯沼敏範大阪府守口市京阪本通２丁目18番地三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】デジタルベースバンド信号を供給する手
段と、前記デジタルベースバンド信号に差動符号化処理および
マッピング処理を施して、同相および直交位相のそれぞ
れにおけるシンボルマッピングデータに変換する手段
と、前記同相および直交位相のシンボルマッピングデータの
各々の帯域制限および搬送波信号との乗算を時分割多重
的に行なうデジタルフィルタ手段と、前記デジタルフィルタ手段の出力をアナログの変調信号
に変換する手段とを備えた、デジタル変調器。
【請求項２】前記デジタルフィルタ手段は、前記同相および直交位相のシンボルマッピングデータの
各々を複数のシンボル区間に相当する分だけ時分割多重
的に蓄積する手段と、前記複数のシンボル区間に対応して設けられ、所定のフ
ィルタを通過したシンボルデータと対応する搬送波信号
との乗算結果に対応するデータをそれぞれ記憶した複数
の読出専用記憶手段と、前記複数の読出専用記憶手段から読出されたデータを加
算する手段とを含む、請求項１記載のデジタル変調器。
【請求項３】バースト送信を指定する手段をさらに備
え、前記デジタル信号フィルタ手段は、前記複数の読出専用記憶手段からの前記シンボルデータ
の読出を選択的に０にする出力マスク手段と、前記バースト送信指定手段によるバースト送信の指定に
応じて、所定のタイミングで前記出力マスク手段を制御
するマスク制御手段とを含む、請求項２記載のデジタル
変調器。