JPH05298182A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH05298182A JPH05298182A JP4084362A JP8436292A JPH05298182A JP H05298182 A JPH05298182 A JP H05298182A JP 4084362 A JP4084362 A JP 4084362A JP 8436292 A JP8436292 A JP 8436292A JP H05298182 A JPH05298182 A JP H05298182A
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- Japan
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- 238000003491 array Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【構成】アドレスアレイ部３１〜３ｎに誤り訂正符号を
用いたキャッシュメモリにおいて、メモリアクセス要求
のあった主メモリアドレスの上位部分をＥＣＣ生成回路
９０によりＥＣＣ符号化し、アドレスアレイ３１〜３ｎ
からの読出データとＥＣＣ符号化データとをバイト比較
器４１により誤り訂正符号のバイト単位に直接比較す
る。その結果、不一致がないかまたは誤り訂正符号の訂
正可能な範囲のバイト数の不一致であれば、不一致バイ
ト数判定回路５１〜５ｎによりキャッシュヒット信号を
出力する。 【効果】アドレスアレイからの読出データを誤り訂正す
ることなくＥＣＣ符号のまま比較することにより、ＥＣ
Ｃ訂正回路が不要になり、ハードウェア量を減少させる
ことができ、また、下位アドレスレジスタのＥＣＣ訂正
回路が無くなるために、処理速度を向上させることがで
きる。
用いたキャッシュメモリにおいて、メモリアクセス要求
のあった主メモリアドレスの上位部分をＥＣＣ生成回路
９０によりＥＣＣ符号化し、アドレスアレイ３１〜３ｎ
からの読出データとＥＣＣ符号化データとをバイト比較
器４１により誤り訂正符号のバイト単位に直接比較す
る。その結果、不一致がないかまたは誤り訂正符号の訂
正可能な範囲のバイト数の不一致であれば、不一致バイ
ト数判定回路５１〜５ｎによりキャッシュヒット信号を
出力する。 【効果】アドレスアレイからの読出データを誤り訂正す
ることなくＥＣＣ符号のまま比較することにより、ＥＣ
Ｃ訂正回路が不要になり、ハードウェア量を減少させる
ことができ、また、下位アドレスレジスタのＥＣＣ訂正
回路が無くなるために、処理速度を向上させることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリに関
し、特にアドレスアレイに誤り訂正符号を使用している
場合のキャッシュヒット判定方法に関するものである。
し、特にアドレスアレイに誤り訂正符号を使用している
場合のキャッシュヒット判定方法に関するものである。
【０００２】
【従来の技術】従来のアドレスアレイ部に誤り訂正符号
を用いたキャッシュメモリについて説明する前に、ま
ず、キャッシュメモリと誤り訂正符号について簡潔に説
明する。
を用いたキャッシュメモリについて説明する前に、ま
ず、キャッシュメモリと誤り訂正符号について簡潔に説
明する。
【０００３】主メモリデータの一部を高速メモリに保持
し、見かけ上の平均メモリアクセス時間を高速化したキ
ャッシュメモリは、一般に、主メモリデータの一部を保
持するデータアレイ部と、データアレイ部が保持してい
るデータの主メモリでのアドレスを保持するアドレスア
レイ部、メモリアクセス要求されたアドレス（以下、目
的のアドレスと呼ぶ）がアドレスアレイに登録されてい
るか否かを判定するアドレス比較部などから構成され
る。
し、見かけ上の平均メモリアクセス時間を高速化したキ
ャッシュメモリは、一般に、主メモリデータの一部を保
持するデータアレイ部と、データアレイ部が保持してい
るデータの主メモリでのアドレスを保持するアドレスア
レイ部、メモリアクセス要求されたアドレス（以下、目
的のアドレスと呼ぶ）がアドレスアレイに登録されてい
るか否かを判定するアドレス比較部などから構成され
る。
【０００４】メモリへのアクセス要求が出されると、目
的のアドレスキャッシュメモリ内に登録されているか否
かを調べるために、アドレスアレイを参照する。アドレ
スアレイに目的のアドレスが登録されている場合は（以
下、キャッシュヒットと呼ぶ）、データアレイのデータ
を読み出しあるいは更新する。アドレスアレイに目的の
アドレスが登録されていない場合は（以下、キャッシュ
ミスと呼ぶ）、該当アドレスをアドレスアレイに登録
し、主メモリをアクセスして、該当アドレスのデータを
データアレイにロードする。
的のアドレスキャッシュメモリ内に登録されているか否
かを調べるために、アドレスアレイを参照する。アドレ
スアレイに目的のアドレスが登録されている場合は（以
下、キャッシュヒットと呼ぶ）、データアレイのデータ
を読み出しあるいは更新する。アドレスアレイに目的の
アドレスが登録されていない場合は（以下、キャッシュ
ミスと呼ぶ）、該当アドレスをアドレスアレイに登録
し、主メモリをアクセスして、該当アドレスのデータを
データアレイにロードする。
【０００５】誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ Ｃｏｄｅ，以下ＥＣＣと略す）は、符号に冗
長度をもたせることにより、符号の一部に誤りが発生し
た場合でもその誤りが軽微なものである場合には、誤り
の発生を検出し誤りの影響を除去して元の正しい符号に
修正できるように構成された符号のことであり、一般に
冗長度を大きくする程訂正可能な誤りの範囲も大きくな
る。誤り訂正を行うデータ単位を「バイト」と呼ぶ。誤
り訂正符号の記憶装置への応用としては、例えば、１個
の符号を多数のメモリ素子に分割して記憶し、メモリ素
子をバイトに対応させ、１個のメモリ素子の故障であれ
ば他のメモリ素子の内容から元の内容を再現できるよう
な誤り訂正符号を使用すれば、同時に複数のメモリ素子
が故障しない限り、故障の影響を除去することができ
る。
ｔｉｎｇ Ｃｏｄｅ，以下ＥＣＣと略す）は、符号に冗
長度をもたせることにより、符号の一部に誤りが発生し
た場合でもその誤りが軽微なものである場合には、誤り
の発生を検出し誤りの影響を除去して元の正しい符号に
修正できるように構成された符号のことであり、一般に
冗長度を大きくする程訂正可能な誤りの範囲も大きくな
る。誤り訂正を行うデータ単位を「バイト」と呼ぶ。誤
り訂正符号の記憶装置への応用としては、例えば、１個
の符号を多数のメモリ素子に分割して記憶し、メモリ素
子をバイトに対応させ、１個のメモリ素子の故障であれ
ば他のメモリ素子の内容から元の内容を再現できるよう
な誤り訂正符号を使用すれば、同時に複数のメモリ素子
が故障しない限り、故障の影響を除去することができ
る。
【０００６】次に、従来のアドレスアレイ部に誤り訂正
符号を用いたキャッシュメモリについて説明する。
符号を用いたキャッシュメモリについて説明する。
【０００７】従来のアドレスアレイ部に誤り訂正符号を
用いたキャッシュメモリのアドレスアレイ部及びアドレ
ス比較部は、一般に、図２に示すような構成となってい
る。アドレスレジスタは上位アドレスレジスタ１０と下
位アドレスレジスタ２０とで構成されており、それぞれ
目的のアドレスの上位部分、下位部分がセットされてい
る。上位アドレスレジスタ１０にはＥＣＣ生成回路９０
が接続されている。アドレスアレイ３１，３２，・・
・，３ｎに登録する上位アドレスをＥＣＣ符号化する。
アドレスアレイ３１，３２，・・・，３ｎは、データア
レイと同じ個数（ｎ個）だけ存在し、それぞれデータア
レイに保持されているデータの主メモリでのアドレスの
上位部分を、ＥＣＣ符号化された状態で保持する。ＥＣ
Ｃ訂正回路９１，９２，・・・，９ｎは、アドレスアレ
イ３１，３２，・・・，３ｎが保持しているアドレス上
位部分に誤りが有れば訂正する。アドレスアレイに保持
されているアドレス上位部分と下位アドレスレジスタに
セットされているアドレス下位部分を合成して得られる
アドレスが、データアレイに格納されているデータの主
メモリでのアドレスになる。ビット比較器４１ａ，４２
ａ，・・・，４ｎａは、ＥＣＣ訂正回路９１，９２，・
・・，９ｎの出力であるデータアレイに保持されている
データの主メモリでのアドレス（上位部分）と、上位ア
ドレスレジスタ１０にセットされた目的のアドレスの上
位部分とをビット毎に比較する。完全一致判定回路５１
ａ，５２ａ，・・・，５ｎａはそれぞれ比較器４１ａ，
４２ａ，・・・，４ｎａでの比較結果が、全ビット完全
に一致していればキャッシュヒット信号６１，６２，・
・・，６ｎを出力する。
用いたキャッシュメモリのアドレスアレイ部及びアドレ
ス比較部は、一般に、図２に示すような構成となってい
る。アドレスレジスタは上位アドレスレジスタ１０と下
位アドレスレジスタ２０とで構成されており、それぞれ
目的のアドレスの上位部分、下位部分がセットされてい
る。上位アドレスレジスタ１０にはＥＣＣ生成回路９０
が接続されている。アドレスアレイ３１，３２，・・
・，３ｎに登録する上位アドレスをＥＣＣ符号化する。
アドレスアレイ３１，３２，・・・，３ｎは、データア
レイと同じ個数（ｎ個）だけ存在し、それぞれデータア
レイに保持されているデータの主メモリでのアドレスの
上位部分を、ＥＣＣ符号化された状態で保持する。ＥＣ
Ｃ訂正回路９１，９２，・・・，９ｎは、アドレスアレ
イ３１，３２，・・・，３ｎが保持しているアドレス上
位部分に誤りが有れば訂正する。アドレスアレイに保持
されているアドレス上位部分と下位アドレスレジスタに
セットされているアドレス下位部分を合成して得られる
アドレスが、データアレイに格納されているデータの主
メモリでのアドレスになる。ビット比較器４１ａ，４２
ａ，・・・，４ｎａは、ＥＣＣ訂正回路９１，９２，・
・・，９ｎの出力であるデータアレイに保持されている
データの主メモリでのアドレス（上位部分）と、上位ア
ドレスレジスタ１０にセットされた目的のアドレスの上
位部分とをビット毎に比較する。完全一致判定回路５１
ａ，５２ａ，・・・，５ｎａはそれぞれ比較器４１ａ，
４２ａ，・・・，４ｎａでの比較結果が、全ビット完全
に一致していればキャッシュヒット信号６１，６２，・
・・，６ｎを出力する。
【０００８】続いて、この様に構成されたキャッシュメ
モリの動作について説明する。
モリの動作について説明する。
【０００９】メモリアクセス要求が出されると、目的の
アドレスが上位アドレスレジスタ１０及び下位アドレス
レジスタ２０にセットされる。下位アドレスレジスタ２
０の内容にしたがってアドレスアレイ３１，３２，・・
・，３ｎから、データアレイが保持しているデータの主
メモリでのアドレスの上位部分が、ＥＣＣ符号化された
状態で読み出される。該アドレス上位部分は、ＥＣＣ訂
正回路９１，９２，・・・，９ｎで訂正されビット比較
器４１ａ，４２ａ，・・・，４ｎａへ送られ、上位アド
レスレジスタ１０にセットされた目的のアドレスの上位
部分とビット毎に比較される。ビット比較器４１ａ，４
２ａ，・・・４ｎａの中に全ビットが完全に一致するも
のが有る場合には対応する完全一致判定回路５１ａ，５
２ａ，・・・，５ｎａからキャッシュヒット信号６１，
６２，・・・６ｎが出力され、対応するデータアレイ中
のデータがアクセスされる。全ビットが完全に一致する
ものが無い場合にはキャッシュミスとなり、主メモリへ
のアクセスが行なわれる。主メモリからデータが返され
ると、データアレイの１つにロードされ、対応するアド
レスアレイに目的のアドレス（上位部分）が登録され
る。
アドレスが上位アドレスレジスタ１０及び下位アドレス
レジスタ２０にセットされる。下位アドレスレジスタ２
０の内容にしたがってアドレスアレイ３１，３２，・・
・，３ｎから、データアレイが保持しているデータの主
メモリでのアドレスの上位部分が、ＥＣＣ符号化された
状態で読み出される。該アドレス上位部分は、ＥＣＣ訂
正回路９１，９２，・・・，９ｎで訂正されビット比較
器４１ａ，４２ａ，・・・，４ｎａへ送られ、上位アド
レスレジスタ１０にセットされた目的のアドレスの上位
部分とビット毎に比較される。ビット比較器４１ａ，４
２ａ，・・・４ｎａの中に全ビットが完全に一致するも
のが有る場合には対応する完全一致判定回路５１ａ，５
２ａ，・・・，５ｎａからキャッシュヒット信号６１，
６２，・・・６ｎが出力され、対応するデータアレイ中
のデータがアクセスされる。全ビットが完全に一致する
ものが無い場合にはキャッシュミスとなり、主メモリへ
のアクセスが行なわれる。主メモリからデータが返され
ると、データアレイの１つにロードされ、対応するアド
レスアレイに目的のアドレス（上位部分）が登録され
る。
【００１０】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリは、アドレスアレイ３１，３２，・・・３ｎ
からの読出データをＥＣＣ訂正回路９１，９２，・・・
９ｎで訂正してからキャッシュヒットの判定をするよう
になっている。このため、ＥＣＣ訂正回路がアドレスア
レイと同じ個数だけ必要になり、ハードウェア量が増大
する。また、下位アドレスレジスタ２０からキャッシュ
ヒット信号６１，６２，・・・６ｎに至るパスはキャッ
シュメモリの性能上のクリティカルパスとなっているこ
とが多く、論理段数の深いＥＣＣ訂正回路は処理速度を
低下させる。さらに、比較器付きのメモリ素子が使用で
きないため、ハードウェア量が増大するだけでなく、処
理速度も低下するという欠点があった。
シュメモリは、アドレスアレイ３１，３２，・・・３ｎ
からの読出データをＥＣＣ訂正回路９１，９２，・・・
９ｎで訂正してからキャッシュヒットの判定をするよう
になっている。このため、ＥＣＣ訂正回路がアドレスア
レイと同じ個数だけ必要になり、ハードウェア量が増大
する。また、下位アドレスレジスタ２０からキャッシュ
ヒット信号６１，６２，・・・６ｎに至るパスはキャッ
シュメモリの性能上のクリティカルパスとなっているこ
とが多く、論理段数の深いＥＣＣ訂正回路は処理速度を
低下させる。さらに、比較器付きのメモリ素子が使用で
きないため、ハードウェア量が増大するだけでなく、処
理速度も低下するという欠点があった。
【００１１】
【課題を解決するための手段】本発明のアドレスアレイ
部に誤り訂正符号を用いたキャッシュメモリは、メモリ
アクセス要求のあった主メモリアドレスの上位部分をＥ
ＣＣ符号化する第一の手段と、アドレスアレイからの読
出データと前記第一の手段によって得られたＥＣＣ符号
とを誤り訂正符号のバイト単位に直接比較する第二の手
段と、その結果、不一致かないかまたは高々誤り訂正符
号の訂正可能な範囲のバイト数の不一致であれば、キャ
ッシュヒット信号を出力する第三の手段と、を有してい
る。
部に誤り訂正符号を用いたキャッシュメモリは、メモリ
アクセス要求のあった主メモリアドレスの上位部分をＥ
ＣＣ符号化する第一の手段と、アドレスアレイからの読
出データと前記第一の手段によって得られたＥＣＣ符号
とを誤り訂正符号のバイト単位に直接比較する第二の手
段と、その結果、不一致かないかまたは高々誤り訂正符
号の訂正可能な範囲のバイト数の不一致であれば、キャ
ッシュヒット信号を出力する第三の手段と、を有してい
る。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例の構成図である。
アドレスレジスタは上位アドレスレジスタ１０と下位ア
ドレスレジスタ２０とで構成されており、それぞれ目的
のアドレスの上位部分、下位部分がセットされる。ＥＣ
Ｃ生成回路９０は、目的のアドレスの上位部分をＥＣＣ
符号化する。ＥＣＣ符号化された上位アドレスは、アド
レスアレイ３１，３２，・・・，３ｎと、バイト比較器
４１，４２，・・・，４ｎに出力される。アドレスアレ
イ３１，３２，・・・，３ｎは、データアレイと同じ個
数（ｎ個）だけ存在し、それぞれデータアレイに保持さ
れているデータの主メモリでのアドレスの上位部分を、
ＥＣＣ符号化された状態で保持する。バイト比較器４
１，４２，・・・，４ｎはアドレスアレイ３１，３２，
・・・，３ｎの出力すなわちデータアレイに保持されて
いるデータの主メモリでのアドレスの上位部分（ＥＣＣ
符号化されたもの）と、ＥＣＣ生成回路９０の出力すな
わち目的のアドレスの上位部分（ＥＣＣ符号化されたも
の）とを、誤り訂正符号のバイト単位に直接比較する。
ここで「バイト」は必ずしも複数ビットである必要はな
く１ビットで構成されていてもよい。不一致バイト数判
定回路５１，５２，・・・，５ｎはそれぞれバイト比較
器４１，４２，・・・，４ｎでの比較結果が全バイト完
全に一致しているか、または高々誤り訂正符号の訂正可
能な範囲のバイト数の不一致であれば、キャッシュヒッ
ト信号６１，６２，・・・，６ｎを出力する。
アドレスレジスタは上位アドレスレジスタ１０と下位ア
ドレスレジスタ２０とで構成されており、それぞれ目的
のアドレスの上位部分、下位部分がセットされる。ＥＣ
Ｃ生成回路９０は、目的のアドレスの上位部分をＥＣＣ
符号化する。ＥＣＣ符号化された上位アドレスは、アド
レスアレイ３１，３２，・・・，３ｎと、バイト比較器
４１，４２，・・・，４ｎに出力される。アドレスアレ
イ３１，３２，・・・，３ｎは、データアレイと同じ個
数（ｎ個）だけ存在し、それぞれデータアレイに保持さ
れているデータの主メモリでのアドレスの上位部分を、
ＥＣＣ符号化された状態で保持する。バイト比較器４
１，４２，・・・，４ｎはアドレスアレイ３１，３２，
・・・，３ｎの出力すなわちデータアレイに保持されて
いるデータの主メモリでのアドレスの上位部分（ＥＣＣ
符号化されたもの）と、ＥＣＣ生成回路９０の出力すな
わち目的のアドレスの上位部分（ＥＣＣ符号化されたも
の）とを、誤り訂正符号のバイト単位に直接比較する。
ここで「バイト」は必ずしも複数ビットである必要はな
く１ビットで構成されていてもよい。不一致バイト数判
定回路５１，５２，・・・，５ｎはそれぞれバイト比較
器４１，４２，・・・，４ｎでの比較結果が全バイト完
全に一致しているか、または高々誤り訂正符号の訂正可
能な範囲のバイト数の不一致であれば、キャッシュヒッ
ト信号６１，６２，・・・，６ｎを出力する。
【００１４】続いて、この様に構成されたキャッシュメ
モリの動作について説明する。
モリの動作について説明する。
【００１５】メモリアクセス要求が出されると、目的の
アドレスが上位アドレスレジスタ１０及び下位アドレス
レジスタ２０にセットされる。下位アドレスレジスタ２
０の内容にしたがってアドレスアレイ３１，３２，・・
・，３ｎから、データアレイが保持しているデータの主
メモリでのアドレスの上位部分が、ＥＣＣ符号化された
状態で読み出される。読み出されたアドレス上位部分
（ＥＣＣ符号化されたもの）は、バイト比較器４１，４
２，・・・，４ｎに送られ、目的のアドレスの上位部分
（ＥＣＣ符号化されたもの）と誤り訂正符号のバイト単
位に比較される。バイト単位の比較結果は、不一致バイ
ト数判定回路５１，５２，・・・５ｎに送られ、全バイ
ト完全に一致しているか、または高々誤り訂正符号の訂
正可能な範囲のバイト数の不一致であれば、キャッシュ
ヒット信号６１，６２，・・・，６ｎが出力される。キ
ャッシュヒット信号６１，６２，・・・，６ｎのいずれ
かが出力されると、対応するデータアレイ中のデータが
アクセスされる。誤り訂正符号の訂正可能な範囲を越え
たバイト数の不一致であればキャッシュヒット信号は出
力されない。いずれのキャッシュヒット信号も出力され
ない場合にはキャッシュミスとなり、主メモリへのアク
セスが行なわれる。主メモリからデータが返されると、
データアレイの１つにロードされ、対応するアドレスア
レイに目的のアドレスの上位部分が登録される。
アドレスが上位アドレスレジスタ１０及び下位アドレス
レジスタ２０にセットされる。下位アドレスレジスタ２
０の内容にしたがってアドレスアレイ３１，３２，・・
・，３ｎから、データアレイが保持しているデータの主
メモリでのアドレスの上位部分が、ＥＣＣ符号化された
状態で読み出される。読み出されたアドレス上位部分
（ＥＣＣ符号化されたもの）は、バイト比較器４１，４
２，・・・，４ｎに送られ、目的のアドレスの上位部分
（ＥＣＣ符号化されたもの）と誤り訂正符号のバイト単
位に比較される。バイト単位の比較結果は、不一致バイ
ト数判定回路５１，５２，・・・５ｎに送られ、全バイ
ト完全に一致しているか、または高々誤り訂正符号の訂
正可能な範囲のバイト数の不一致であれば、キャッシュ
ヒット信号６１，６２，・・・，６ｎが出力される。キ
ャッシュヒット信号６１，６２，・・・，６ｎのいずれ
かが出力されると、対応するデータアレイ中のデータが
アクセスされる。誤り訂正符号の訂正可能な範囲を越え
たバイト数の不一致であればキャッシュヒット信号は出
力されない。いずれのキャッシュヒット信号も出力され
ない場合にはキャッシュミスとなり、主メモリへのアク
セスが行なわれる。主メモリからデータが返されると、
データアレイの１つにロードされ、対応するアドレスア
レイに目的のアドレスの上位部分が登録される。
【００１６】
【発明の効果】以上説明したように、本発明は、アドレ
スアレイからの読出データを誤り訂正することなくＥＣ
Ｃ符号のまま比較することにより、ＥＣＣ訂正回路が不
要になり、ハードウェア量を減少させることができる。
また、下位アドレスレジスタからキャッシュヒット信号
に至るクリティカルパスからＥＣＣ訂正回路が無くなる
ために、処理速度を向上させることができる。さらに、
比較器付きのメモリ素子を使用すれば、アドレスアレイ
とバイト比較器を同一素子で構成することができるた
め、より一層高速化できるという効果がある。
スアレイからの読出データを誤り訂正することなくＥＣ
Ｃ符号のまま比較することにより、ＥＣＣ訂正回路が不
要になり、ハードウェア量を減少させることができる。
また、下位アドレスレジスタからキャッシュヒット信号
に至るクリティカルパスからＥＣＣ訂正回路が無くなる
ために、処理速度を向上させることができる。さらに、
比較器付きのメモリ素子を使用すれば、アドレスアレイ
とバイト比較器を同一素子で構成することができるた
め、より一層高速化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】従来のキャッシュメモリの構成図である。
１０ 上位アドレスレジスタ ２０ 下位アドレスレジスタ ３１，３２，・・・，３ｎ アドレスアレイ ４１，４２，・・・，４ｎ バイト比較器 ４１ａ，４２ａ，・・・，４ｎａ ビット比較器 ５１，５２，・・・，５ｎ 不一致バイト数判定回路 ５１ａ，５２ａ，・・・，５ｎａ 完全一致判定回路 ６１，６２，・・・，６ｎ キャッシュヒット信号 ９０ ＥＣＣ生成回路 ９１，９２，・・・，９ｎ ＥＣＣ訂正回路
Claims (1)
- 【請求項１】 アドレスアレイ部に誤り訂正符号を用い
たキャッシュメモリにおいて、メモリアクセス要求のあ
った主メモリアドレスの上位部分をＥＣＣ符号化する第
一の手段と、アドレスアレイからの読出データと前記第
一の手段によって得られたＥＣＣ符号とを誤り訂正符号
のバイト単位に直接比較する第二の手段と、その結果、
不一致かないかまたは高々誤り訂正符号の訂正可能な範
囲のバイト数の不一致であれば、キャッシュヒット信号
を出力する第三の手段と、を有することを特徴とするキ
ャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084362A JPH05298182A (ja) | 1992-04-07 | 1992-04-07 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084362A JPH05298182A (ja) | 1992-04-07 | 1992-04-07 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298182A true JPH05298182A (ja) | 1993-11-12 |
Family
ID=13828417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084362A Withdrawn JPH05298182A (ja) | 1992-04-07 | 1992-04-07 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298182A (ja) |
-
1992
- 1992-04-07 JP JP4084362A patent/JPH05298182A/ja not_active Withdrawn
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